[发明专利]人工智能运算电路

说明书

本发明提供一种人工智能运算电路。人工智能运算电路可藉由调整电路组态，达到支持整数格式与浮点数格式的多种运算。整数乘法与浮点数尾数乘法共享乘法运算单元，整数比较与浮点数比较共享比较运算单元，整数加法与浮点数加法共享加法运算单元。

技术领域

本发明是有关于一种混合精度的人工智能运算电路。

背景技术

用于执行人工智能运算的处理器常见采用Int8、BF16及TF32其中之一的数据格式。在计算的精度上，TF32最高，BF16次高，而Int8最低。在计算速度(或称算力)上，Int8最高，BF16次高，而TF32最低。也就是说，使用单一的数据格式的人工智能运算电路难以兼顾计算精度与计算速度。

发明内容

本发明实施例提供一种人工智能运算电路。人工智能运算电路包括多个运算电路。各运算电路包括一浮点数乘法模块、一浮点数加法模块及一储存模块。浮点数乘法模块包括一第一选择单单元、一第二选择单元及一乘法运算单元。该第一选择单元的一第一输入端用以接收一第一数值数据，该第一选择单元的一第二输入端用以接收该第一数值数据的多个尾数比特，该第二选择单元的一第一输入端用以接收一第二数值数据，该第二选择单元的一第二输入端用以接收该第二数值数据的多个尾数比特，该乘法运算单元耦接至该第一选择单元及该第二选择单元。浮点数加法模块包括一比较运算单元、一第三选择单元、一第四选择单元及一加法运算单元。该比较运算单元用以接收该第一数值数据及该第二数值数据，该第三选择单元的一第一输入端用以接收该第一数值数据，该第三选择单元的一第二输入端用以接收该第一数值数据的该些尾数比特，该第四选择单元的一第一输入端用以接收该第二数值数据，该第四选择单元的一第二输入端用以接收该第二数值数据的该些尾数比特，该加法运算单元耦接至该第一选择单元及该第二选择单元。储存模块耦接至该浮点数乘法模块及该浮点数加法模块。其中当该第一数值数据为一整数格式时，该第一选择单元、该第二选择单元、该第三选择单元及该第四选择单元选择该些第一输入端作为输出，当该第一数值数据为一浮点数格式时，该第一选择单元、该第二选择单元、该第三选择单元及该第四选择单元选择该些第二输入端作为输出。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1绘示根据本发明一实施例的混精度的人工智能运算电路的方块图。

图2绘示根据本发明一实施例的人工智能运算电路的电路方块图。

图3绘示根据本发明另一实施例的人工智能运算电路的电路方块图。

附图标记

10、20、30：人工智能运算电路

M1：浮点数乘法模块

M2：浮点数加法模块

M3：储存模块

OPU1：乘法运算单元

OPU2：比较运算单元

OPU3：加法运算单元

SLU1～SLU4、201～212：选择单元

251～263：运算单元

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：