[发明专利]具有改善的静电放电保护的半导体器件及其形成方法

说明书

本公开的各种实施例涉及一种半导体器件。所述半导体器件包括位于衬底中且在侧向上间隔开的源极区与漏极区。栅极堆叠位于衬底之上以及源极区与漏极区之间。漏极区包括位于衬底中的具有第一掺杂类型的两个或更多个第一掺杂区。漏极区还包括位于衬底中的一个或多个第二掺杂区。第一掺杂区具有比第二掺杂区高的第一掺杂类型掺杂剂的浓度，且每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。另提供一种半导体器件的形成方法。

技术领域

本发明的实施例是涉及一种具有改善的静电放电保护的半导体器件及其形成方法。

背景技术

现今的集成芯片(integrated chip，IC)包括数百万或数十亿个位于半导体衬底(例如，硅)上的半导体器件。静电放电(electrostatic discharge，ESD)是静电电荷的突然释放，此可能会在集成芯片内导致高电场及高电流。ESD脉冲可能会例如通过使晶体管的栅极介电质“熔断(blowing out)”或使器件的有源区“熔化(melting)”而损坏半导体器件。如果半导体器件被ESD脉冲损坏，集成芯片可能会比期望的操作性能差，或者甚至可能完全无法操作。

发明内容

本发明实施例提供一种半导体器件包括位于衬底中的源极区。漏极区位于所述衬底中且在侧向上与所述源极区间隔开。栅极堆叠位于所述衬底之上以及所述源极区与所述漏极区之间。所述漏极区包括位于所述衬底中的具有第一掺杂类型的两个或更多个第一掺杂区。此外，所述漏极区包括位于所述衬底中的一个或多个第二掺杂区。所述第一掺杂区具有比所述第二掺杂区高的第一掺杂类型掺杂剂的浓度。每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。

本发明实施例提供一种半导体器件包括位于半导体衬底中的阱区，其中所述阱区具有第一掺杂类型。源极区位于所述阱区中，其中所述源极区具有与所述第一掺杂类型相反的第二掺杂类型。漏极区位于所述阱区中且在侧向上与所述源极区间隔开，其中所述漏极区具有所述第二掺杂类型。栅极电极设置在所述半导体衬底之上以及所述源极区与所述漏极区之间。所述漏极区包括位于所述半导体衬底中的具有所述第二掺杂类型的第一数目个第一掺杂区。此外，所述漏极区包括位于所述半导体衬底中的第二数目个第二掺杂区。所述第一数目是大于或等于二的任意整数。所述第二数目是等于所述第一数目减一的整数。所述第一掺杂区具有比所述第二掺杂区高的第二掺杂类型掺杂剂的浓度。每一个第二掺杂区接触所述第一掺杂区中的两者。

本发明实施例提供一种形成半导体器件的方法包括：在半导体衬底之上形成栅极堆叠；在所述半导体衬底中及在所述栅极堆叠的第一侧上形成源极区；在所述半导体衬底中及在所述栅极堆叠的与所述第一侧相对的第二侧上形成漏极区，其中形成所述漏极区包括：在所述半导体衬底之上形成图案化掩蔽层，其中所述图案化掩蔽层包括设置在所述栅极堆叠的所述第二侧上的多个开口；以及通过所述图案化掩蔽层的所述多个开口向所述半导体衬底中植入一种或多种掺杂剂种类；形成至少部分地覆盖所述漏极区及所述栅极堆叠的硅化物阻挡层；以及在所述硅化物阻挡层部分地覆盖所述漏极区及所述栅极堆叠的情况下，对所述半导体衬底执行硅化工艺。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出包括具有改善的静电放电(ESD)性能的半导体器件的集成芯片(IC)的一些实施例的剖视图。

图2示出图1所示集成芯片的一些其他实施例的剖视图。

图3示出图1所示集成芯片的一些其他实施例的剖视图。

图4示出图1所示集成芯片的一些其他实施例的剖视图。

图5示出图1所示集成芯片的一些其他实施例的剖视图。

图6示出图5所示集成芯片的一些实施例的简化俯视图。