[发明专利]晶圆监控结构及监控方法

说明书

本发明提供一种晶圆监控结构，用于晶圆制造过程中的监控，所述晶圆监控结构包括N个MOS管，其中N≥17，N为奇数；N个所述MOS管从左到右依次连接；N个所述MOS管的源极并联连接形成第一源极，N个所述MOS管的漏极并联连接形成第一漏极，N个所述MOS管的栅极并联连接形成第一栅极，位于第(N+1)/2位的所述MOS管的衬底单独引出形成第一衬底，其余所述MOS管的衬底并联形成第二衬底。该晶圆监控结构兼容了目前传统的单MOS管器件的测试监控方法，且增加了测试结果的准确性，更能表征晶圆的芯片内的同类器件的平均性能，更准确地排查不合格的晶圆。

技术领域

本发明涉及晶圆测试领域，特别是涉及一种晶圆监控结构及监控方法。

背景技术

半导体集成电路工业对国家经济和安全具有重要的战略意义，其广泛应用在国防、通讯、医疗、交通等领域，如计算机、手机、军事工程、医疗设备等电子设备中。近年来，晶圆和芯片的发展异常迅速，由于晶圆的集成密度日益增加，对晶圆的设计和制造的要求越来越高。同时由于晶圆器件的特征尺寸变小，不可避免地导致器件的变异大大增加，器件的内在波动和制造产生的波动会更加明显。晶圆监控结构是和芯片内部结构同时发展的，用于反映芯片内部工艺的稳定性。目前监控结构主要是单器件构成，比如单个MOS管(NMOS或者PMOS)等。在300nm芯片的生产过程中，晶圆出货前只需保证一片晶圆上9个或者13个测试点的单个器件参数满足要求，即可出货。但是当制造工艺发展到40nm以下，因为器件特征尺寸变小以及工艺波动，目前单器件的监控结构不能准确地表征一个芯片内所有同种器件的平均性能，也就不能表征一片晶圆上不同位置的芯片内部的同种器件的平均性能。

鉴于此，本领域亟需一种新的晶圆监控结构和监控方法来解决上述问题，更准确地测试并表征晶圆的芯片内部器件的平均性能，以满足更小特征尺寸的晶圆。

发明内容

基于此，本发明提供一种晶圆监控结构和监控方法，以满足更小特征尺寸的晶圆的监控要求。

为达到上述目的，本发明提供了一种晶圆监控结构，用于晶圆制造过程中的监控，其特征在于，所述晶圆监控结构包括N个MOS管，其中N≥17，N为奇数；N个所述MOS管从左到右依次连接；N个所述MOS管的源极并联连接形成第一源极，N个所述MOS管的漏极并联连接形成第一漏极，N个所述MOS管的栅极并联连接形成第一栅极，位于第(N+1)/2位的所述MOS管的衬底单独引出形成第一衬底，其余所述MOS管的衬底并联形成第二衬底。

优选地，所述MOS管为NMOS管或PMOS管。

优选地，一个所述晶圆包括多个所述晶圆监控结构，多个所述晶圆监控结构设于所述晶圆上。

优选地，所述晶圆监控结构数量为9个或13个。

本发明还提供一种晶圆监控方法，用于上述的晶圆监控结构，包括以下步骤：

S10、测试所述晶圆监控结构位于第(N+1)/2位的所述MOS管的电特性；

S20、测试所述晶圆监控结构其余所述MOS管的电特性；

S30、根据所述晶圆监控结构的测试结果判断所述晶圆是否合格。

优选地，所述MOS管电特性的测试包括饱和电流测试和/或漏电电流测试。

优选地，其特征在于，所述步骤S10包括：

连接所述第一源极、第一漏极、第一栅极、第一衬底与测试机，所述第二衬底浮空；

施加测试电压至所述晶圆监控结构位于第(N+1)/2位的所述MOS管；

测试位于第(N+1)/2位的所述MOS管的电特性。

优选地，所述步骤S20包括：