[发明专利]一种用于延迟锁相环的鉴频鉴相器

权利要求书

1.一种用于延迟锁相环的鉴频鉴相器，其特征在于：包括充电模块(1)、放电模块(2)、时钟模块(3)；其中：

所述充电模块(1)的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST，充电模块(1)的输出端为高电平脉冲UP、低电平脉冲UPN，高电平脉冲UP、低电平脉冲UPN分别与电荷泵相连；

所述放电模块(2)的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST，放电模块(2)的输出端为高电平脉冲DOWN、低电平脉冲DOWNN，高电平脉冲DOWN、低电平脉冲DOWNN分别与电荷泵相连；

所述时钟模块(3)的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB，时钟模块(3)的输出端为第一反相时钟REF_N、第一正相时钟REF_P、第二反相时钟FB_N、第二正相时钟FB_P，第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块(1)相连，第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块(2)相连。

2.根据权利要求1所述的用于延迟锁相环的鉴频鉴相器，其特征在于：所述充电模块(1)包括第一D触发器DFF1、第二D触发器DFF2、第一延时反相器Delay1、第一与门AND1；其中：

所述充电模块(1)的输入端的DLL环路参考时钟CLK_REF的信号输入到第一D触发器DFF1的CLK端，第一D触发器DFF1的输出Q端与第一延时反相器Delay1输入端相连，第一延时反相器Delay1的输出端与第一D触发器DFF1的Reset端和第一与门AND1的一个输入端相连，第一与门AND1的另一输入端与外部输入信号RST相连，第一与门AND1的输出端与第二D触发器DFF2的Reset端相连，第二D触发器DFF2输出端连接有第一传输门TG1，其中，第二D触发器DFF2输出端Q与第一传输门TG1的正使能信号端连接，第二D触发器DFF2输出端QN与第一传输门TG1的负使能信号端连接。

3.根据权利要求1所述的用于延迟锁相环的鉴频鉴相器，其特征在于：所述放电模块(2)包括第三D触发器DFF3、第四D触发器DFF4、第二延时反相器Delay2、第二与门AND2；其中：

所述时钟模块(3)的输入端的DLL环路反馈时钟CLK_FB的信号输入到第三D触发器DFF3的CLK端，第三D触发器DFF3的输出Q端与第二延时反相器Delay2输入端相连，第二延时反相器Delay2的输出端与第三D触发器DFF3的Reset端和第二与门AND2的一个输入端相连，第二与门AND2的另一个输入端与外部输入信号RST相连，第二与门AND2的输出端与第四D触发器DFF4的Reset端相连，第四D触发器DFF4输出端连接有第二传输门TG2，其中，第四D触发器DFF4输出端Q与第二传输门TG2的正使能信号端连接，第四D触发器DFF4输出端QN与第二传输门TG2的负使能信号端连接。

4.根据权利要求1所述的用于延迟锁相环的鉴频鉴相器，其特征在于：所述时钟模块(3)包括四个反相器，分别为第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4；其中：

所述第一反相器INV1和第三反相器INV3对输入时钟进行整形，第一反相器INV1和第三反相器INV3输出时钟脉冲REF_N与FB_N输入给充电模块(1)的第二D触发器DFF2的D端与时钟模块(3)的第二反相器INV2输入端和放电模块(2)的第四D触发器DFF4的D端和时钟模块(3)的第四反相器INV4输入端，第二反相器INV2与第四反相器INV4输出脉冲REF_P到放电模块(2)的第四D触发器DFF4的CLK端和充电模块(1)的第二D触发器DFF2的CLK端。

5.一种延迟锁相环，其特征在于：包括权利要求1至4任一所述的鉴频鉴相器。