[发明专利]一种用于延迟锁相环的鉴频鉴相器在审

专利信息
申请号: 202011489549.3 申请日: 2020-12-16
公开(公告)号: CN112564696A 公开(公告)日: 2021-03-26
发明(设计)人: 王欢;黎飞;苗澎;王聪 申请(专利权)人: 东南大学
主分类号: H03L7/085 分类号: H03L7/085
代理公司: 南京瑞弘专利商标事务所(普通合伙) 32249 代理人: 陈国强
地址: 211189 江*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 用于 延迟 锁相环 鉴频鉴相器
【说明书】:

发明公开了一种用于延迟锁相环的鉴频鉴相器,包括充电模块、放电模块、时钟模块;充电模块的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST,输出端为高电平脉冲UP、低电平脉冲UPN;放电模块的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST,输出端为高电平脉冲DOWN、低电平脉冲DOWNN;时钟模块的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB,输出端第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块相连,第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块相连。本发明实现了对延迟一个周期的延迟锁相环完成了鉴相。

技术领域

本发明属于半导体集成电路领域,特别涉及延迟锁相环鉴频鉴相器电路领域。

背景技术

鉴频鉴相器(PFD)是一个能够比较相位差,同时能将相位差转换成脉宽可调的脉冲信号的电路。它比较参考频率信号及分频器输出信号两者之间的相位差,并用脉冲信号的宽度表示相位差的大小,输出的脉冲信号转化为环路滤波器上的充放电电流。在鉴频鉴相器设计过程中要重点关注鉴相范围和鉴相精度两个设计指标。首先要保证鉴相无死区,在满足这个条件的前提下尽可能的提高鉴相范围。为了满足设计要求,需要选择合适的电路设计结构。

对于经典的PFD结构,如图1所示,电路由两个D触发器、一个与门、用于消除死区的延时单元和用于驱动电荷泵的缓冲电路。fref和DIV分别为参考时钟信号和分频器输出信号,当两者任意一个上升沿时,对应的D触发器被置1,当两个触发器都被置1时,D触发器复位端Reset有效。当fref和DIV同频同相时,PFD输出的UP端和DW端输出同脉宽的脉冲信号,这样CP的充放电开关同时开启,结果CP输出的电流仍为零。但是这样的电路所存在的问题是对于延迟锁相环而言鉴相范围不符合要求,鉴相范围见图2。

由此可见经典结构仅能能够在相位差在(-2π,2π)内控制电荷泵进行充放电,但延迟锁相环须在相位差为(π,3π)内对电荷泵进行充放电,而在此相位差内经典PFD结构仅能进行充电,鉴相范围不满足DLL的设计要求,是本领域技术人员亟待解决的技术问题。

发明内容

针对现有技术中存在的问题,本发明的目的是提供一种用于延迟锁相环的鉴频鉴相器,利用DLL环路中参考时钟与环路反馈时钟相互比较的方法,实现了对延迟一个周期的延迟锁相环完成了鉴相,电路结构简单,易于实现。

为实现上述目的,本发明采用的技术方案为:

一种用于延迟锁相环的鉴频鉴相器,包括充电模块、放电模块、时钟模块;其中:

所述充电模块的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST,充电模块的输出端为高电平脉冲UP、低电平脉冲UPN,高电平脉冲UP、低电平脉冲UPN分别与电荷泵相连;

所述放电模块的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST,放电模块的输出端为高电平脉冲DOWN、低电平脉冲DOWNN,高电平脉冲DOWN、低电平脉冲DOWNN分别与电荷泵相连;

所述时钟模块的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB,时钟模块的输出端为第一反相时钟REF_N、第一正相时钟REF_P、第二反相时钟FB_N、第二正相时钟FB_P,第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块相连,第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块相连。

所述充电模块包括第一D触发器DFF1、第二D触发器DFF2、第一延时反相器Delay1、第一与门AND1;其中:

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