[发明专利]具有增强的高频性能的金属氧化物半导体场效应晶体管

说明书

该发明涉及一种金属氧化物半导体场效应晶体管(MOSFET)器件，其包括形成于衬底上表面的外延区域和至少两个形成于外延区域中的体区域。体区域位于靠近外延区域的上表面，且横向彼此间隔。该器件还包括至少两个设置于对应的体区域中且靠近该体区域上表面的位置的源区，以及包括至少两个平面栅和一个沟槽栅的栅极结构。每个平面栅均位于所述的外延区域的上表面，并与相应的体区域的至少一部分重叠。该沟槽栅位于两个所述体区域之间且至少部分位于所述外延区域之中；以及位于衬底背面且与衬底电连接的漏极触点。

技术领域

本发明一般涉及电气、电子和计算机技术，更具体地涉及功率晶体管器件和制造方法

背景技术

功率晶体管，例如功率金属氧化物半导体场效应晶体管(MOSFET)，通常被设计成能够在导通状态下维持高的漏源电流密度，并且在关断状态下维持源漏间的高阻断电压。有许多晶体管器件类型，例如横向和垂直器件、平面栅和沟槽栅、单极和双极晶体管，每一种都是为特定的应用而设计的。许多设计参数是互斥的，因此一个参数的改进会导致另一个参数的退化。因此，在不同的晶体管设计中，存在着一种特殊的性能权衡。

晶体管的设计和性能标准可以用几个属性来衡量，包括漏源击穿电压(BV_ds)、特征导通电阻(R_sp)、栅极电容(C_g)和栅漏电容(C_gd)。这些性能特性在很大程度上取决于晶体管的设计、结构和材料的选择等因素。此外，这些晶体管性能特性通常在关键设计参数上遵循相反的趋势，例如栅极长度、沟道和漂移区掺杂浓度、漂移区长度、总的栅极宽度等等，从而使得晶体管器件的设计具有挑战性。例如，增加晶体管中的漂移区掺杂浓度会降低特征导通电阻，同时也会降低击穿电压，这可能使晶体管器件无法满足特定应用下的击穿电压额定值。同样的，较大的栅极宽度可以降低晶体管器件的总导通电阻，但同时也会增加寄生栅极电容，从而增加晶体管的开关损耗。因此，在晶体管设计的实践中，往往涉及到某些关键设计参数的权衡，以便在各性能特性之间达成妥协。

决定晶体管器件效率和可靠性的一个重要性能参数是密勒电容，或称栅漏电容。随着人们对更高效率的需求不断增加，功率MOSFET的设计趋向于更小的栅极尺寸，从而降低栅极电荷(Q_g)和更低的阈值电压(V_t)，由于密勒电容耦合效应，使器件更容易受到漏极电压峰值的影响。与此同时，较高的晶体管开关频率，以及增加的寄生电感，导致漏极振铃电压的增加。这些效应的综合影响使得现今的功率晶体管器件容易产生漏极电压引起假导通，从而损坏器件。另外一个极富挑战性的事实是减小密勒电容，并且作为一种设计妥协，常常导致器件的导通电阻增加。降低寄生栅漏电容的常用方法不可避免地会导致更高的器件导通电阻，因此降低功率晶体管器件中的密勒电容可能是最难实现的设计目标之一，也是产品性能和应用可靠性的关键需要。

发明内容

该发明的目的是克服了上述现有技术中的缺点，提供一种有利地提供了用于LDMOS晶体管器件的增强栅极结构以及用于制造该器件的方法。该栅极结构有利于与现有的互补金属氧化物半导体(CMOS)制造技术兼容，并且不依赖于深奥且昂贵的工艺和材料的使用，例如，碳化硅(SiC)、氮化镓(GaN)等，在不显著降低器件阻断电压和器件可靠性的前提下，实现器件导通电阻的大幅降低。

为了实现上述的目的，该发明的具有如下构成：

根据本发明的实施例，金属氧化物半导体场效应晶体管(MOSFET)器件包括设置在衬底上表面上的具有第一导电类型的外延区域，以及在该外延区域中形成的具有第二导电类型的至少两个体区域，第二导电类型与第一导电类型具有相反的导电类型。所述体区域分布于靠近所述外延区域的上表面并且彼此横向间隔。该器件还包括设置于各相应的体区域中且靠近所述体区域的上表面的具有所述第一导电类型的至少两个源区，还包括至少具有两个平面栅和一个沟槽栅的栅极结构。每个所述的平面栅均设置于所述外延区域的上表面，并且与对应的体区域的至少一部分重叠。沟槽栅部分形成与外延区域之中，并且位于所述体区域之间。设置在衬底背面的漏极触点提供与衬底间的电连接。