[发明专利]SerDes模块时钟网络架构

说明书

本发明提供了一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。本发明的SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口提供给FPGA使用。

【技术领域】

本发明涉及集成电路芯片技术领域，尤其涉及一种SerDes模块时钟网络架构。

【背景技术】

当前SerDes(Serializer/Deserializer，串行器/解串器)内部的PLL(PhaseLocked Loop，锁相环)一作为SerDes内部通道的专用时钟使用，不能独立于通道作为独立的PLL输出时钟提供给FPGA(Field Programmable Gate Array，可编辑逻辑门阵列)使用。

现有技术不足在于，当前SerDes的时钟网络架构使PLL的功能应用受限，只能与SerDes内部通道绑定使用，从而对FPGA需多个PLL产生多个时钟的场景使用受限，特别是当SerDes功能不使用的时候，造成SerDes内部的PLL资源浪费。

【发明内容】

本发明的目的在于提供了一种SerDes模块时钟网络架构，以充分利用SerDes内部的PLL时钟资源。

为达到上述目的，本发明提供了一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。

优选的，所述分频支路为2个，所述用户逻辑接口为2个。

优选的，每个所述分频支路的分频系数均独立。

优选的，所述分频系数为小数分频或整数分频。

优选的，所述分频系数可参数配置。

优选的，所述锁相环与所述多个数据传输通道为分离结构。

本发明的有益效果在于：提供了一种SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口提供给FPGA使用。

【附图说明】

图1为本发明实施例SerDes模块时钟网络架构的结构图。

【具体实施方式】

为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。