[发明专利]半导体元件及其制备方法

说明书

本公开提供一种具有内凹式存取装置的半导体元件及其制备方法。该半导体元件包括一基底、一栅极电极以及多个杂质区。该基底具有一埋入层。该栅极电极设置在该基底中，并穿经该埋入层。该多个杂质区设置在该基底中，并在该栅极电极的任一侧。

技术领域

本申请主张2020年1月10日申请的美国正式申请案第16/739,922号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体元件及其制备方法。特别是关于一种具有内凹式存取装置(RECESSED ACCESS DEVICE，RAD)晶体管的半导体元件及其制备方法。

背景技术

各式各样半导体元件的制造，例如存储器元件、逻辑元件以及微处理器，具有小型化(miniaturization)的共同目标。当特征尺寸缩减，则晶体管的电子操作变得更困难。当由于小型化而使晶体管的宽度变得非常小时，则增加了对于如此困难的一提供因素，短通道效应(short channel effect)。这会造成晶体管致动(activating)，即使一临界电压(threshold voltage)(Vt)已经不施加到该栅极。

新型态的晶体管，例如内凹存取元件(recessed access device，RAD)晶体管，已经发展来克服在相同水平空间形成一较宽通道的传统晶体管所遭受的短通道效应。内凹存取元件晶体管包括一晶体管栅极(字元线)，其是部分形成在半导体晶圆(wafer)中的一沟槽(trench)内。通道区沿着沟槽的整个表面而形成，实际上，其是提供一较宽通道而无须增加晶体管所需的侧向空间。然而，由于增加DRAM位元密度，因此晶体管栅极与源极/汲极漏极接面深度之间的覆盖，则由于在蚀刻制程中的差异而产生了挑战。

特而言之，为了精确地控制沟槽的蚀刻深度，蚀刻制程必须通过周期地将其中断以测量在半导体晶圆中的蚀刻深度，并估计剩下的蚀刻制程时间以根据已过去的蚀刻制程时间而达到目标深度，以进行紧密地监控。然而，达到预期深度的剩下的蚀刻时间的估计是根据蚀刻率维持前后一致的一假设，也因此产生一不可靠的估计。如此一麻烦程序的问题包括低生产率以及高成本，同时增加在光阻图案中引入污染(contamination)或故障(faults)的机会。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本申请的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一栅极电极以及多个杂质区。该基底包括一埋入层。该栅极电极设置在该基底中，并穿经该埋入层。该多个杂质区设置在该基底中，并位在该栅极电极的任一侧。

在一些实施例中，该半导体元件还包括一虚拟电极(dummy electrode)，设置在该基底中，其中该埋入层经由该虚拟电极而暴露。

在一些实施例中，该虚拟电极的一宽度大于该栅极电极的一宽度。

在一些实施例中，该半导体元件还包括一盖层(capping layer)，覆盖该栅极电极与该虚拟电极，并接触经由该虚拟电极而暴露的该埋入层。

在一些实施例中，该虚拟电极设置在一周围区(peripheral area)，该周围区是侧向地围住一主动区，该栅极电极则设置该主动区中，且该基底延伸至包括该周围区与该主动区。

在一些实施例中，该半导体元件还包括一介电衬垫(dielectric liner)，插置在该栅极电极与该基底之间，并插置在该虚拟电极与该基底之间，其中位在该主动区中的该介电衬垫还接触该埋入层。

在一些实施例中，所述杂质区接触该埋入层。

在一些实施例中，该埋入层的一掺杂浓度(dopant concentration)大于该杂质区的一掺杂浓度。