[发明专利]高速多通道并串转换电路

权利要求书

1.一种高速多通道并串转换电路，其特征在于，包括：

半速率正交采样时钟产生模块，输入端接入系统复位信号、并行时钟信号和串行时钟信号，输出端输出转换脉冲信号和半速率正交时钟信号；

时钟驱动模块，耦连所述半速率正交采样时钟产生模块，包括级联的M个并串缓冲单元，所述转换脉冲信号和所述半速率正交时钟信号经所述M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号，M对应输出通道数，为大于1的整数；

半速率并串转换模块，耦连所述时钟驱动模块，包括与所述M个并串缓冲单元对应耦连的M个半速率并串转换电路和选择器，所述M个半速率并串转换电路的输入端接入所述M路转换控制信号、所述M路半速率控制信号和M路并行数据信号，输出端输出M个初级串行信号，所述初级串行信号共同连接至所述选择器的输入端，所述选择器的控制端接入所述半速率正交时钟信号，输出端输出串化信号；其中，

所述M个并串缓冲单元的路径长度相同；

所述半速率正交时钟信号的上升沿用于所述并行数据信号的偶数位的串化采样，下降沿用于所述并行数据信号的奇数位的串化采样，所述转换脉冲信号的周期等于所述并行数据信号的采样时钟的周期，所述串化信号与所述半速率正交时钟信号的边沿对齐。

2.如权利要求1所述的高速多通道并串转换电路，其特征在于，所述半速率正交采样时钟产生模块还输出半速率时钟信号，所述时钟驱动模块还包括1个时钟缓冲单元驱动所述半速率时钟信号，所述半速率正交采样时钟产生模块包括复位同步电路、转换脉冲产生电路和正交时钟产生电路，所述复位同步电路的输入端接入所述系统复位信号、所述并行时钟信号和所述串行时钟信号，所述系统复位信号分别经所述并行时钟信号和所述串行时钟信号同步后输出同步复位信号，所述同步复位信号经所述复位同步电路的输出端输出至所述转换脉冲产生电路的复位端和正交时钟产生电路的复位端，所述串行时钟信号输入所述转换脉冲产生电路和正交时钟产生电路，所述同步复位信号在所述转换脉冲产生电路经N分频和所述串行时钟信号同步后输出转换脉冲信号，所述同步复位信号在所述正交时钟产生电路经二分频和所述串行时钟信号同步后输出所述半速率时钟信号，所述半速率时钟信号再经所述串行时钟信号同步后输出所述半速率正交时钟信号，所述半速率正交时钟信号的相位晚于所述半速率时钟信号90°。

3.如权利要求2所述的高速多通道并串转换电路，其特征在于，所述复位同步电路包括耦连的第一复位D触发器和第二复位D触发器；所述第一复位D触发器的数据端接入所述系统复位信号，时钟端接入所述并行时钟信号，输出端输出初级同步信号至所述第二复位D触发器的数据端，所述第二复位D触发器的时钟端接入所述串行时钟信号，所述初级同步信号经所述串行时钟信号同步后输出所述同步复位信号。

4.如权利要求2所述的高速多通道并串转换电路，其特征在于，所述转换脉冲产生电路包括第一分频器、第一同步D触发器、第二同步D触发器、第三同步D触发器和与门；所述第一分频器、所述第一同步D触发器和所述第三同步D触发器的时钟端共同接入所述串行时钟信号，所述第一同步D触发器、所述第二同步D触发器和所述第三同步D触发器的复位清零端接入初级同步信号，所述第一分频器的复位端接入所述同步复位信号，输出端输出分频信号至所述第一同步D触发器的数据输入端，所述第一同步D触发器的输出端输出一级同步信号至所述第二同步D触发器的数据输入端和所述与门的第一输入端，所述第二同步D触发器的输出端输出二级同步信号至所述与门的第二输入端，所述与门的输出端输出转换信号至第三同步D触发器的数据输入端，所述第三同步D触发器的输出端输出所述转换脉冲信号。

5.如权利要求4所述的高速多通道并串转换电路，其特征在于，所述二级同步信号为滞后于所述一级同步信号一个串行时钟周期的反相信号。