[发明专利]高速多通道并串转换电路

说明书

本发明提供一种高速多通道并串转换电路，转换脉冲信号和半速率正交时钟信号经M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号；M路并行数据信号分别接入M个半速率并串转换电路的输入端，所述M个半速率并串转换电路输出端输出M个初级串行信号，所述初级串行信号共同连接至选择器的输入端，所述选择器的控制端接入所述半速率正交时钟信号，输出端输出串化信号。通过先产生半速率正交时钟并驱动到各个通道，降低了时钟驱动模块的信号干扰问题和动态电流的消耗，同时保证路径的绝对匹配，使电路能实现更高的时序表现，具有显著的意义。

技术领域

本发明涉及供电技术领域，更具体地，涉及一种高速多通道并串转换电路。

背景技术

高速数字系统常用于对多位数据并行处理，而在进行数据对外交换时，需要使用具有高速驱动能力的串行IO进行高带宽的数据传输，其中涉及将多比特的总线数据转换为高速串行比特流的并串转换电路的应用。

为增加IO带宽，现有技术采用多通道串行接口的方式，图1是现有技术一种基于异步FIFO(First Input First Output)的多通道并串转换电路，如图1所示，现有技术的多通道并串转换电路一般包含一个复位同步电路，M路异步FIFO以及一个平衡树，其工作原理为将所有并串转换实现后，再驱动到各个通道的位置，不同通道的位置受限于IO电路版图宽度，多个通道最长可能有几个毫米的驱动长度，通过自动化设计软件平衡所有的时序对齐。该结构中，数字FIFO的写入时钟DCLK为系统时钟频率，数字FIFO的读出时钟SCLK为串行接口时钟频率，一般为DCLK的N倍，数字FIFO需要工作在N*T_DCLK的频率下，导致FIFO的时序约束紧张。而且，在M个数字FIFO完成并串转换后，有M路数据信号需要被驱动到接口IO对应的位置，传输过程中会出现线间串扰和较大的动态驱动电流消耗，导致最终各通道之间信号不对齐以及信号质量下降。

上述电路的实现利用自动化设计软件解决多通道串行数据之间的时序对齐问题，无法做到路径的绝对匹配，难以在PVT所有角落下保证对齐，而且在对多通道串行数据做长距离驱动传输时，会形成较大的动态电流，容易出现较为严重的信号间串扰问题，从而影响接口速率；并且，最终实现的并串转换速率也会依赖于所使用的基础单元库的速度，难以达到高速数字系统的工作速度要求。此外，DDR时钟一般通过将系统提供的串行时钟二分频得到进行输出，由于DDR时钟所经路径与数据串化路径不一致，使得时序对齐困难，导致采用数字电路实现的并串转换电路对系统IO带宽形成制约。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种高速多通道并串转换电路。

为实现上述目的，本发明的技术方案如下：

一种高速多通道并串转换电路，其特征在于，包括：半速率正交采样时钟产生模块，输入端接入系统复位信号、并行时钟信号和串行时钟信号，输出端输出转换脉冲信号和半速率正交时钟信号；

时钟驱动模块，耦连所述半速率正交采样时钟产生模块，包括级联的M个并串缓冲单元，所述转换脉冲信号和所述半速率正交时钟信号经所述M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号，M对应输出通道数，为大于1的整数；

半速率并串转换模块，耦连所述时钟驱动模块，包括与所述M个并串缓冲单元对应耦连的M个半速率并串转换电路和选择器，所述M个半速率并串转换电路的输入端接入所述M路转换控制信号、所述M路半速率控制信号和M路并行数据信号，输出端输出M个初级串行信号，所述初级串行信号共同连接至所述选择器的输入端，所述选择器的控制端接入所述半速率正交时钟信号，输出端输出串化信号；其中，

所述M个并串缓冲单元的路径长度相同；

所述半速率正交时钟信号的上升沿用于所述并行数据信号的偶数位的串化采样，下降沿用于所述并行数据信号的奇数位的串化采样，所述转换脉冲信号的周期等于所述并行数据信号的采样时钟的周期，所述串化信号与所述半速率正交时钟信号的边沿对齐。