[发明专利]一种集成电路连通率测试系统及其制作方法

说明书

本发明公开一种集成电路连通率测试系统及其制作方法，涉及半导体三维集成技术领域。应用于用于构成集成电路的晶圆，该装置包括：测试组件和测试仪，该测试组件包括：位于该晶圆的上表面和下表面的多个导线和多个测试焊盘，该测试焊盘通过该导线与该晶圆中的一个或多个待测试硅通孔连接，该测试仪包含多个探针；其中，在上述多个探针与该测试焊盘电连接后，该测试仪，用于通过上述多个探针向该测试仪施加电压和/或电流，以根据获取到的电阻率确定一个或多个待测试硅通孔的连通率。能够在保证测试准确性的前提下，简化连通率测试结构，降低测试成本。本发明提供的集成电路连通率测试系统用于半导体三维集成电路的连通率测试。

技术领域

本发明涉及半导体三维集成技术领域，尤其涉及一种集成电路连通率测试系统及其制作方法。

背景技术

半导体器件在许多行业中已广泛应用，例如光电、生物电子、医疗系统、电子分析、计算机系统、军事系统、卫星系统和海底系统等。伴随着晶体管纳米级别的不断缩小，芯片内部的集成度越来越高，器件的几何尺寸也越来越小。通过减小晶体管工艺尺寸和缩短芯片相互连接线的长度变得越来越困难，因此出现了新工艺成本稳步上升而利润却逐渐减少的情况。

为了继续保持摩尔定律，摆脱集成电路发展过程中出现的物理和电气限制，出现了三维堆叠集成电路(或称三维芯片)。不同于以往传统二维芯片制造过程，三维芯片制造主要采用硅通孔(Through Silicon Vias，简称：TSVs)将多个晶圆进行垂直方向上的堆叠，以实现集成电路的连接。这种技术减小了芯片的整体面积并提高了芯片的性能。然而，三维堆叠集成电路有诸多优势，也有许多挑战。具体来说，三维堆叠集成电路中主要采用了上述的TSV技术，而硅通孔在制造过程中要经历刻蚀、沉积氧化层、种子层沉淀、填充导电金属和化学机械抛光等工艺，其中每个工艺步骤都有可能造成硅通孔连通率问题。而在键合工艺中，由于键合焊点的高度差异、位置差异或者键合界面污染等原因，也会导致连通率下降，使芯片无法正常通信，这些问题在高密度小尺寸TSV中表现更甚。

为了定量表征硅通孔及其键合焊点连通率，需要对制作好的硅通孔进行键合前(Pre-Bond)和键合后(Post-Bond)连通率测试监控，以指导硅通孔制造工艺和键合工艺的优化。相关技术中的连通率测试方法往往测试结构复杂且制造工艺繁琐、成本较高，而简化制造流程和测试结构的方案往往准确率不足。

发明内容

本发明的目的在于提供一种集成电路连通率测试系统及其制作方法，以解决现有技术中测试结构复杂且制造流程繁琐进而成本较高，并且无法保证测试准确性的问题。

为了实现上述目的，本发明提供如下技术方案：

一种集成电路连通率测试系统，应用于用于构成集成电路的晶圆，所述装置包括：测试组件和测试仪，所述测试组件包括：位于所述晶圆的上表面和下表面的多个导线和多个测试焊盘，所述测试焊盘通过所述导线与所述晶圆中的一个或多个待测试硅通孔连接，所述测试仪包含多个探针；

其中，在所述多个探针与所述测试焊盘电连接后，所述测试仪，用于通过所述多个探针向所述测试仪施加电压和/或电流，以根据获取到的电阻率确定所述一个或多个待测试硅通孔的连通率。

可选的，所述多个测试焊盘包括设置于所述晶圆的上表面的多个上表面测试焊盘和设置于所述晶圆的下表面的多个下表面测试焊盘，所述下表面测试焊盘通过测试硅通孔穿过所述晶圆被电连接至所述上表面。

可选的，每个所述导线连通所述上表面露出的每一列待测试硅通孔，并与所述上表面测试焊盘连接；

每个所述导线连通所述下表面露出的每一行待测试硅通孔，并与所述下表面测试焊盘连接。

可选的，所述晶圆下方与基底键合，所述晶圆的下表面露出的每个待测试硅通孔具有键合焊点；

每个所述导线连通所述上表面露出的每一列待测试硅通孔，并与所述上表面测试焊盘连接；