[发明专利]针对每核心加速器分配的频率缩放

说明书

用于针对每核心加速器分配的频率缩放的方法和关联装置。处理器包括具有多个核心的CPU(中央处理单元)，该多个核心可以被选择性地配置为支持频率缩放和指令扩展。在这种方法下，某些核心可以被配置为支持一组选择性AVX指令(例如，AVX3/5G‑ISA指令)和/或AMX指令，而其他核心被配置为不支持这些AVX/AMX指令。一方面，选择性AVX/AMX指令在与主处理器核心分开(或者以其他方式在处理器核心中包括单独的电路块)并且可以选择性地启用或禁用的一个或多个ISA扩展单元中实现。这使单独单元被禁用的核心能够消耗更少的功率和/或以更高的频率操作，同时支持使用其他核心的选择性AVX/AMX指令。这些能力增强性能并提供处理要求使用高级AVX/AMX指令来支持加速的工作负载的各种应用的灵活性。

相关申请的交叉引用

本申请根据35 U.S.C.§119(e)要求享有于2020年4月24日提交的、题为“FREQUENCY SCALING FOR PER-CORE ACCELERATOR ASSIGNMENTS”的美国临时申请第63/015,083号的申请日的权益。为了所有目的，进一步将美国临时申请第63/015,083号整体并入本文。

背景技术

2011年，公司推出了其第一款具有高级矢量扩展(AVX)的处理器，该扩展是对x86指令集架构(ISA)的扩展。随后，Intel将其AVX产品扩展到了AVX2和AVX-512。带有AVX3-512的处理器即将发布。AVX指令是单指令多数据块(SIMD)指令。在AVX之前，向x86 ISA添加了流送SIMD扩展(SSE)(以及SSE2、SSE3、SSSE3和SSE4指令)。为了简单起见，SSE、SSE2、SSE3、SSSE3和SSE4中的每一个在本文中可以被称为SSE或SSE指令。类似地，AVX、AVX2、AVX-512、AVX3-512和AVX/5G-ISA中的每一个在本文中通常被称为AVX指令。

AVX指令支持使用多个操作数(例如，AVX-512的4个操作数)的高级的基于矢量的操作。AVX指令是为某些类型的数学运算(例如，多媒体、科学、金融应用中的浮点密集型计算)量身定制的，并且最近用于信号处理。具体地，AVX-512能力可以帮助进行无线电接入网(裸机、虚拟化、云原生)设计所要求的加扰/解扰和调制以及基于符号的数据处理。5G-ISA扩展还可以为L1 PHY(物理层1)流水线的基于符号的数据处理部分(例如，信道估计、MIMO均衡、波束成形、预编码)提供显著优势。它们还提高了浮点和整数SIMD计算中的并行度和吞吐量。AVX指令被设计用于加速工作负载性能，因此可以称为加速指令和/或加速能力。

尽管AVX添加了加速能力，但它们在处理器功率和频率方面都付出了代价。AVX指令要求大量的门，并且比SSE指令(和x86指令)消耗更多的功率。为了适应这种功率增加，CPU核心在被配置为支持AVX指令时会以较低的频率操作，以保持处理器在热设计功率(TDP)规范内操作。

附图说明

本发明的前述方面和许多伴随的优点将变得更容易理解，因为通过参考下面的详细描述同时结合附图，这些方面和优点变得更好理解，在附图中，除非另有说明，否则相同的附图标记在各幅图中始终表示相同的部分：

图1是示出与支持每插座频率缩放和加速器分配的常规CPU相比，由支持每核心频率缩放和加速器分配的CPU提供的频率和性能增强的图；

图2是描绘在TDP为185W的情况下示例性32核心CPU的SSE和AVX3频率的组合以及对应功耗水平的表，该示例性32核心CPU具有8个SSE核心和24个AVX3核心的分割；

图3是包括描绘在TDP为185W的情况下示例性32核心CPU的SSE和AVX3频率的组合以及对应功耗水平的表的图，该示例性32核心CPU具有16个SSE核心和16个AVX3核心的分割；

图4是包括描绘在TDP为225W的情况下示例性32核心CPU的SSE和AVX3频率的组合以及对应功耗水平的表的图，该示例性32核心CPU具有8个SSE核心和24个AVX3核心的分割；