[发明专利]高可靠性NMOS阵列结构及其制备方法

说明书

本发明涉及一种高可靠性NMOS阵列结构及其制备方法，P型衬底上方设有P阱区，P阱区上部间隔设有多个P+注入扩散区，相邻两个P+注入扩散区之间设有多个N+注入扩散区；所述P+注入扩散区的下方设有PB层或ZP层。本发明能够有效提升NMOS功耗耐受力，提高工作可靠性。

技术领域

本发明涉及半导体技术领域,尤其是一种NMOS阵列结构及其制备方法。

背景技术

随着便携式设备及智能电源的发展，低电压MOS器件和低功耗技术也得到了飞速发展。为了满足对于低压MOS器件更低导通电阻、更高工作频率、更低驱动损耗和开关损耗的要求，其特征尺寸也从之前的0.5um逐渐缩小到0.18um，并不断向着更小线宽前进。但是，低压MOS不同于高压MOS,没有漂移区来承受大功耗，因此使用时安全可靠性相对偏低。同时，由于低压MOS器件在尺寸缩小的同时，虽然降低了功率损耗，也带来了可靠性变差的问题。例如，5V工作的D类功放，其输出级NMOS，原先用0.5um工艺设计时，由于器件尺寸还比较大，耐受的功耗较强，可以最高工作在7～8V，安全可靠性较高。而目前采用0.18um工艺设计后，由于器件整体尺寸缩小了，因此安全工作区也相应降低了，最高只能工作在5.5～7V，使用时如果电源有纹波，将使其可靠性承受较大影响。

影响NMOS安全工作区(即可靠性)的主要因素之一是NMOS器件体内寄生的NPN管启动快慢。NMOS体内寄生有NPN管，该NPN管一旦启动，NMOS就会进入大电流状态，瞬间烧坏。即寄生NPN管启动越慢，其器件的可靠性就越高。目前人们一般通过提高P阱浓度，来减缓寄生NPN管的启动。但是，P阱浓度又不能提高很多，否则NMOS的源漏击穿电压会降低。如何能进一步延缓寄生NPN管的启动，提高低压NMOS的可靠性，成了制约低压NMOS进一步发展的瓶颈。

发明内容

本发明的发明目的在于提供一种高可靠性NMOS阵列结构及制备方法，能够有效提升NMOS功耗耐受力，提高工作可靠性。

基于同一发明构思，本发明具有两个独立的技术方案：

1、一种高可靠性NMOS阵列结构，包括P型衬底，所述P型衬底上方设有P阱区，其特征在于：

P阱区上部间隔设有多个P+注入扩散区，相邻两个P+注入扩散区之间设有多个N+注入扩散区，所述N+注入扩散区之间以及N+注入扩散区的下方通过P阱区连通；

所述P+注入扩散区的下方设有PB层和/或ZP层，所述PB层和/或ZP层的两端和其上方的P+注入扩散区两端对齐设置。

进一步地，所述P+注入扩散区的下方设有PB层和ZP层，所述ZP层位于所述PB层的下方。

进一步地，P阱区上部间隔设有3个P+注入扩散区，相邻的两个P+注入扩散区之间设有3个N+注入扩散区；所述3个N+注入扩散区间隔设置，依次为第一至第三N+注入扩散区，第一、第三N+注入扩散区作为NMOS阵列结构的源极，第二N+注入扩散区作为NMOS阵列结构的漏极。

进一步地，对应第一与第二N+注入扩散区之间的上方以及第二与第三N+注入扩散区之间的上方均设有栅氧化层。

进一步地，所述栅氧化层上方设有多晶硅，所述多晶硅作为NMOS阵列结构的栅极。

进一步地，所述P+注入扩散区和N+注入扩散区的上方设有外氧化层，所述外氧化层内设有接触通孔，对应每个P+注入扩散区和N+注入扩散区的上方均设有接触通孔，金属布线穿过接触通孔设置，所述金属布线底端与所述P+注入扩散区或N+注入扩散区相接，所述金属布线顶端作为NMOS阵列结构的引线端。

进一步地，所述外氧化层内，对应每个多晶硅的上方均设有接触通孔，金属布线穿过接触通孔设置，所述金属布线底端与所述多晶硅相接，所述金属布线顶端作为NMOS阵列结构的栅极引线端。