[发明专利]沟槽型半导体器件及其制造方法

权利要求书

1.一种沟槽型半导体器件，其特征在于，所述沟槽型半导体器件利用异质结形成的2DEG或2DHG作为沟道载流子，所述沟槽型半导体器件包括第一导电类型的衬底(101)、所述第一导电类型的外延层(102)、第二导电类型的阱区层(103)、势阱层(104)、势垒层(105)、绝缘栅介质层(106)、栅电极层(108)、层间介质ILD层(109)、源极层(110)和漏极层(111)，其中，所述势阱层(104)和所述势垒层(105)之间的界面平行于所述栅电极层(108)指向所述漏极层(111)的方向。

2.根据权利要求1所述的沟槽型半导体器件，其特征在于，所述沟槽型半导体器件还包括栅控制层(107)，所述栅控制层(107)沉积在所述势垒层(105)所述栅电极层(108)之间，若所述栅控制层(107)为第一导电类型，则所述沟槽型半导体器件为耗尽型，若所述栅控制层(107)为第二导电类型，则所述沟槽型半导体器件为增强型。

3.根据权利要求2所述的沟槽型半导体器件，其特征在于，所述阱区层(103)、所述势阱层(104)、所述势垒层(105)和所述绝缘栅介质层(106)均沉积在所述外延层(102)上，

由所述势垒层(105)和所述外延层(102)构成沟槽，所述绝缘栅介质层(106)沉积在所述沟槽的底部，所述栅控制层(107)沉积在所述沟槽的侧壁，所述绝缘栅介质层(106)将所述栅控制层(107)和所述外延层(102)分隔开，所述栅电极层(108)沉积在所述沟槽中，

所述ILD层(109)覆盖所述势垒层(105)的一部分、所述栅控制层(107)和所述栅电极层(108)，所述源极层(110)覆盖所述势垒层(105)的另一部分、所述阱区层(103)、所述势阱层(104)和所述ILD层(109)。

4.根据权利要求1所述的沟槽型半导体器件，其特征在于，所述势阱层(104)的宽度大于1μm。

5.根据权利要求1所述的沟槽型半导体器件，其特征在于，所述势垒层(105)的厚度为0.005μm～5μm。

6.一种沟槽型半导体器件的制造方法，其特征在于，所述方法包括：

在衬底(101)上沉积外延层(102)；

在所述外延层(102)刻蚀外延或离子注入形成阱区层(103)；

在所述外延层(102)上刻蚀外延形成势阱层(104)和势垒层(105)；

依次沉积绝缘栅介质层(106)、栅电极层(108)、层间介质ILD层(109)、源极层(110)和漏极层(111)，以使所述势阱层(104)和所述势垒层(105)之间的界面平行于所述栅电极层(108)指向所述漏极层(111)的方向，所述势阱层(104)和所述势垒层(105)之间的交界面形成2DEG或2DHG。

7.根据权利要求6所述的方法，其特征在于，依次沉积绝缘栅介质层(106)、栅电极层(108)、层间介质ILD层(109)、源极层(110)和漏极层(111)，包括：

依次沉积绝缘栅介质层(106)、栅控制层(107)、栅电极层(108)、层间介质ILD层(109)、源极层(110)和漏极层(111)，其中，若所述栅控制层(107)为第一导电类型，则所述沟槽型半导体器件为耗尽型，若所述栅控制层(107)为第二导电类型，则所述沟槽型半导体器件为增强型。