[发明专利]沟槽型半导体器件及其制造方法

说明书

本公开涉及一种沟槽型半导体器件及其制造方法。所述半导体器件包括衬底(101)、外延层(102)、阱区层(103)、势阱层(104)、势垒层(105)、绝缘栅介质层(106)、栅电极层(108)、层间介质ILD层(109)、源极层(110)和漏极层(111)。其中，所诉势阱层(104)和势垒层(105)的极化效应在交界面形成2DEG或2DHG。该沟槽型半导体器件利用异质结形成的2DEG或2DHG作为沟道载流子。势阱层和势垒层之间的界面平行于栅电极层指向漏极层的方向，使得沟槽结构尺寸更小，加上2DEG或2DHG高载流子迁移率的特点，从而提高了元胞功率密度，进一步降低了导通电阻。

技术领域

本公开涉及半导体器件制造技术领域，具体地，涉及一种沟槽型半导体器件及其制造方法。

背景技术

二维电子气(Two-Dimensional Electron Gas，2DEG)和二维空穴气(Two-Dimensional Hole Gas，2DHG)一般由异质结的极化效应形成，避免由于掺杂引入的大量电离施主或受主对载流子造成大的库伦散射，因而具有较高的载流子迁移率，使得异质结半导体器件能够提供较大的电流密度，输出较大的功率密度，并具有较好的高频特性。

在相关技术中，具有2DEG或2DHG的器件仍存在耐压低，反向漏电大的问题，其在器件尺寸和器件性能上具有一定的局限性。

发明内容

本公开的目的是提供一种可靠、高效的沟槽型半导体器件及其制造方法。本公开对形成2DEG或2DHG的异质结半导体的材料并无限定，例如，可以为GaN。

为了实现上述目的，本公开提供一种沟槽型半导体器件，所述沟槽型半导体器件利用异质结形成的2DEG或2DHG作为沟道载流子，所述沟槽型半导体器件包括第一导电类型的衬底、所述第一导电类型的外延层、第二导电类型的阱区层、势阱层、势垒层、绝缘栅介质层、栅电极层、层间介质ILD层、源极层和漏极层，其中，所述势阱层和所述势垒层之间的界面平行于所述栅电极层指向所述漏极层的方向。

可选地，所述沟槽型半导体器件还包括栅控制层，所述栅控制层沉积在所述势垒层所述栅电极层之间，若所述栅控制层为第一导电类型，则所述沟槽型半导体器件为耗尽型，若所述栅控制层为第二导电类型，则所述沟槽型半导体器件为增强型。

可选地，所述阱区层、所述势阱层、所述势垒层和所述绝缘栅介质层均沉积在所述外延层上。

由所述势垒层和所述外延层构成沟槽，所述绝缘栅介质层沉积在所述沟槽的底部，所述栅控制层沉积在所述沟槽的侧壁，所述绝缘栅介质层将所述栅控制层和所述外延层分隔开，所述栅电极层沉积在所述沟槽中。

所述ILD层覆盖所述势垒层的一部分、所述栅控制层和所述栅电极层，所述源极层覆盖所述势垒层的另一部分、所述阱区层、所述势阱层和所述ILD层。

可选地，所述势阱层的宽度大于1μm。

可选地，所述势垒层的厚度为0.005μm～5μm。

本公开还提供一种沟槽型半导体器件的制造方法，所述方法包括：

在衬底上沉积外延层；

在所述外延层刻蚀外延或离子注入形成阱区层；

在所述外延层上刻蚀外延形成势阱层和势垒层；

依次沉积绝缘栅介质层、栅电极层、层间介质ILD层、源极层和漏极层，以使所述势阱层和所述势垒层之间的界面平行于所述栅电极层指向所述漏极层的方向，所述势阱层和所述势垒层之间的交界面形成2DEG或2DHG。

可选地，依次沉积绝缘栅介质层、栅电极层、层间介质ILD层、源极层和漏极层，包括：