[发明专利]一种高速FIFO存储器在审
| 申请号： | 202011521912.5 | 申请日： | 2020-12-21 |
| 公开（公告）号： | CN112631545A | 公开（公告）日： | 2021-04-09 |
| 发明（设计）人： | 楚晓梅;陈雷;安印龙;谷艳;权晶;刘亚鹏;王兆辉;王佩 | 申请（专利权）人： | 北京时代民芯科技有限公司;北京微电子技术研究所 |
| 主分类号： | G06F5/06 | 分类号： | G06F5/06 |
| 代理公司： | 中国航天科技专利中心 11009 | 代理人： | 褚鹏蛟 |
| 地址： | 100076 北*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 高速 fifo 存储器 | ||
1.一种高速FIFO存储器，其特征在于，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；
读/写计数器用于生成读/写地址；
空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；
复位电路用于FIFO存储器的初始化；
扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；
读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；
灵敏放大器用于减小数据在传输路径上的延迟时间。
2.根据权利要求1所述的一种高速FIFO存储器，其特征在于，存储阵列为双端口RAM阵列。
3.根据权利要求1所述的一种高速FIFO存储器，其特征在于，当存储阵列的最低位地址的电位为1时，进行读数或写数，否则进行预充电。
4.根据权利要求1所述的一种高速FIFO存储器，其特征在于，扩展逻辑电路的深度扩展方式为：将前一个FIFO存储器的扩展输出端XO连到后一个FIFO的扩展输入端XI，最后一个FIFO存储器的扩展输出端XO连到第一个FIFO的扩展输入端XI。
5.根据权利要求1所述的一种高速FIFO存储器，其特征在于，第一次读数据不从存储阵列中读出。
6.根据权利要求1所述的一种高速FIFO存储器，其特征在于，灵敏放大器采用带交叉耦合和差分放大器的二级放大结构。
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