[发明专利]一种高速FIFO存储器

说明书

一种高速FIFO存储器，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；读/写计数器用于生成读/写地址；空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；复位电路用于FIFO存储器的初始化；扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；灵敏放大器用于减小数据在传输路径上的延迟时间。

技术领域

本发明涉及一种高速FIFO存储器，属于存储器技术领域。

背景技术

FIFO存储器用于缓存数据、时钟域隔离以及控制数据访问的顺序。FIFO存储器按照存储体分为ram型和寄存器型，按照读写时钟是否相同，分为同步FIFO存储器和异步FIFO存储器。ram型FIFO存储器容量大但是访问速度低，寄存器型FIFO存储器访问速度快但是容量小。随着电路规模的增加，存取速度和容量要求的增加，现有的FIFO存储器不能满足性能要求，提高访问速度和降低存储器功耗已经成为一项亟待解决的关键技术问题。

发明内容

本发明要解决的技术问题是：克服现有技术的不足，提供了一种高速FIFO存储器，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；读/写计数器用于生成读/写地址；空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；复位电路用于FIFO存储器的初始化；扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；灵敏放大器用于减小数据在传输路径上的延迟时间。

本发明目的通过以下技术方案予以实现：

一种高速FIFO存储器，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；

读/写计数器用于生成读/写地址；

空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；

复位电路用于FIFO存储器的初始化；

扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；

读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；

灵敏放大器用于减小数据在传输路径上的延迟时间。

上述高速FIFO存储器，优选的，存储阵列为双端口RAM阵列。

上述高速FIFO存储器，优选的，当存储阵列的最低位地址的电位为1时，进行读数或写数，否则进行预充电。

上述高速FIFO存储器，优选的，扩展逻辑电路的深度扩展方式为：将前一个FIFO存储器的扩展输出端XO连到后一个FIFO的扩展输入端XI，最后一个FIFO存储器的扩展输出端XO连到第一个FIFO的扩展输入端XI。

上述高速FIFO存储器，优选的，第一次读数据不从存储阵列中读出。

上述高速FIFO存储器，优选的，灵敏放大器采用带交叉耦合和差分放大器的二级放大结构。

本发明相比于现有技术具有如下有益效果：

(1)本发明在本周期的读写时只需要一个放电过程，所以读写速度提高一倍。同时在逻辑上采用了第一次读数据不从阵列读出，将读出速度彻底提高一倍。