[发明专利]基于纳米带的三维静态随机存取存储器

说明书

本申请题为“基于纳米带的三维静态随机存取存储器”。本文中描述包括堆叠在彼此上方以便实现高密度3D SRAM的半导体纳米带的IC装置。示例装置包括基于适合于形成NMOS晶体管的第一纳米带以及适合于形成PMOS晶体管的第二纳米带来构建的SRAM单元。两个纳米带可大体上在支撑结构上方的相同平面中延伸，在该支撑结构上提供存储器装置。SRAM单元包括布置成形成两个反相器结构的晶体管M1‑M4。第一反相器结构包括第一纳米带中的晶体管M1和第二纳米带中的晶体管M2，而第二反相器结构包括第一纳米带中的晶体管M3和第二纳米带中的晶体管M4。IC装置可包括在支撑结构上方堆叠在彼此上的多个纳米带层，在每个层中具有一个或多个此类SRAM单元，从而实现3D SRAM。

背景技术

嵌入式存储器对现代片上系统（SoC）技术的性能是重要的。低功率和高密度的嵌入式存储器在许多不同的计算机产品中使用，并且总是希望进一步的改进。

附图说明

通过结合附图参考以下详细描述，将容易地理解实施例。为了便于本描述，类似参考标号指定类似结构元素。附图的各图中通过举例而非通过限制的方式来示出实施例。

图1提供根据本公开的一些实施例的集成电路（IC）装置的示意图，所述集成电路（IC）装置具有可包括基于纳米带的三维（3D）静态随机存取存储器（SRAM）的多层存储器和逻辑。

图2提供根据本公开的一些实施例的基于纳米带的示例场效应晶体管（FET）的透视图。

图3提供根据本公开的一些实施例的示例6-晶体管（6T）SRAM单元(cell)的电路图。

图4A和4B分别提供根据本公开的一些实施例具有多个6T SRAM单元的基于纳米带的示例3D SRAM装置的自顶向下视图和透视图。

图5A和5B分别提供根据本公开的一些实施例具有多个8-晶体管（8T）SRAM单元的基于纳米带的示例3D SRAM装置的自顶向下视图和透视图。

图6A和6B分别是晶圆和管芯的俯视图，所述管芯可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3D SRAM装置。

图7是IC封装的横截面侧视图，所述IC封装可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3D SRAM装置。

图8是IC装置组装件的横截面侧视图，所述IC装置组装件可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3D SRAM装置。

图9是示例计算装置的框图，所述示例计算装置可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3D SRAM装置。

具体实施方式

概述

一些存储器装置可视为是“独立的”装置，因为它们包含在并非也包含计算逻辑的芯片中（其中，如本文中所使用，术语“计算逻辑装置”或简称为“计算逻辑”或“逻辑装置”是指用于执行计算/处理操作的装置，例如晶体管）。其它存储器装置可与计算逻辑一起包含在芯片中，并且可称为“嵌入式”存储器装置。使用嵌入式存储器来支持计算逻辑可通过将存储器和计算逻辑更紧密地结合在一起并消除增加时延的接口来提高性能。本公开的各种实施例涉及嵌入式存储器阵列以及对应的方法和装置。

本公开的一些实施例可涉及SRAM，并且特别地，涉及嵌入式SRAM（eSRAM）。然而，本公开的实施例同样可适用于实现其它技术的存储器单元。因此，一般来说，本文中描述的存储器单元/阵列可作为独立的SRAM单元/阵列、eSRAM单元/阵列、非易失性SRAM单元/阵列或任何其它易失性或非易失性存储器单元/阵列实现。