[发明专利]可缩放且可互操作的无PHY的管芯到管芯IO解决方案

说明书

本发明的主题是“可缩放且可互操作的无PHY的管芯到管芯IO解决方案”。本文中公开的实施例包括具有管芯之间的互连的多管芯封装。在实施例中，电子封装包括封装衬底和封装衬底上方的第一管芯。在实施例中，第一管芯包括第一IO凸块图，其中第一IO凸块图的凸块具有第一间距。在实施例中，电子封装进一步包括封装衬底上方的第二管芯。在实施例中，第二管芯包括第二IO凸块图，其中第二IO凸块图的凸块具有不同于第一间距的第二间距。在实施例中，电子封装进一步包括第一IO凸块图和第二IO凸块图之间的互连。

技术领域

本公开的实施例涉及半导体器件，并且更特别地涉及具有无PHY的管芯到管芯IO互连的电子封装。

背景技术

为了在高级处理节点处提供增强的功能性、改进的性能和提高的产量，将管芯分解成多个小芯片在半导体制造行业中已经是增长的趋势。管芯分解要求各个小芯片能够通过输入/输出（IO）凸块彼此通信。取决于所需的互连密度和凸块间距，可以利用不同的体系结构来实现通道。例如，C4凸块可以利用标准封装衬底中的通道。在更高级的技术节点处，可以使用微凸块连同在嵌入式桥接管芯中实现的通道。

当前，利用物理层（PHY）来设计IO。这个过程导致需要为每个IO字段定制设计硬IP（HIP）。照这样，存在有与不同小芯片的设计相关联的显著的电路设计工作和硅风险。基于PHY的设计中对于定制HIP的需要也限制了容易缩放以支持不同封装技术所需要的便携性。另外，在具有不同凸块间距的基于PHY的设计之间缺乏互操作性。

附图说明

图1A是具有在PHY层中实现的IO的管芯的一部分的平面图说明。

图1B是根据实施例的具有在无PHY的层中实现的IO的管芯的一部分的平面图说明。

图2A是根据实施例的具有第一凸块间距的发射器区域和接收器区域的IO凸块图的平面图说明。

图2B是根据实施例的具有第二凸块间距的发射器区域和接收器区域的IO凸块图的平面图说明。

图2C是根据实施例的具有第三凸块间距的发射器区域和接收器区域的IO凸块图的平面图说明。

图3A是根据实施例的电子封装的横截面说明，所述电子封装具有跨电子封装中的桥通信耦合的管芯。

图3B是根据实施例的描绘跨具有相同凸块间距的IO凸块图之间的桥的通道的示意性平面图说明。

图3C是根据实施例的描绘跨具有不同间距的IO凸块图之间的桥的通道的示意性平面图说明。

图3D是根据实施例的具有跨封装衬底通信耦合的管芯的电子封装的横截面说明。

图3E是根据实施例的描绘跨具有不同间距的IO凸块图之间的封装衬底的通道的示意性平面图说明。

图4A是根据实施例的一对凸块图的平面图和提供凸块图之间的通道的桥的横截面说明。

图4B是根据实施例的一对凸块图的平面图和提供凸块图之间的通道的封装衬底的横截面说明。

图4C是根据实施例的图4B中的封装衬底的层内的布线的平面图说明，其中选择的电源和接地焊盘被减少了数量。

图5A是根据实施例的说明当使用无PHY的体系结构时存在于标准封装通道中的串扰的眼图。

图5B是根据实施例的说明当在通道和接收器电路之间提供引导路线时提供的串扰减小的眼图。

图5C是根据实施例的凸块图的平面图说明，其中发射器电路位于发射器凸块下方，并且其中接收器电路通过引导路线被连接到接收器凸块。

图6是根据实施例构建的计算设备的示意图。

具体实施方式