[发明专利]一种可重构处理单元阵列

说明书

本发明涉及集成电路技术领域，具体公开了一种可重构处理单元阵列，其特征在于，包括：数据抽取端口，与反馈运算阵列连接；反馈运算阵列，包括第一拼接移位单元、第二拼接移位单元、寄存器、算术运算单元和可重构S盒；第一拼接移位单元与数据抽取端口连接；算术运算单元用于根据第一拼接移位单元的输出数据以及寄存器的输出数据按照配置信息选择路由网络进行算术运算，并输出密钥流；其中寄存器的输入端与可重构S盒的输出端连接，可重构S盒的输入端与第二拼接移位单元的输出端连接，第二拼接移位单元的输入端与算数运算单元的输出端连接。本发明提供的可重构处理单元阵列能够保证数据交互速率的前提下实现互连的灵活性，降低功耗。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可重构处理单元阵列。

背景技术

可重构阵列是由一定数量的处理单元通过一定的互连方式对不同的算法进行并行处理的一种处理器。相较于传统 ASIC 的设计周期长、设计成本高和其专用性以及通用处理器的不能充分利用算法并行性而只能实现指令级并行，可重构处理器有能够在性能、灵活性和成本等方面进行很好的平衡。基于可重构阵列的处理器可以很容易的解决阵列规模与算法计算规模的匹配问题，可以较灵活的实现块级和宏级并发执行操作。同时，基于可重构阵列的处理器简化了数据流的控制难度，其访存代价比基于指令的处理器小得多，并且具有同样的通用性，优势明显。

目前主流的可重构处理单元阵列大多采用点对点全局和部分互连的方式进行连接，全局互连能够快速的进行任意处理单元之间的数据交互，但过多的互连线导致阵列面积的增加和功耗的损失。而部分互连则是阵列中部分的阵列单元进行互连，减少互连线数量进而降低功耗和面积，但是部分互连使得算法映射难度增大，这是因为在算法映射过程中要考虑处理单元之间是否能够互连，从而确定映射方案。

综上所述，不论采用全局或部分互连都属于点对点互连且都有一定的弊端。

发明内容

本发明提供了一种可重构处理单元阵列，解决相关技术中存在的功耗高且占用面积大的问题。

作为本发明的一个方面，提供一种可重构处理单元阵列，其特征在于，包括：

数据抽取端口，与反馈运算阵列连接，用于向所述反馈运算阵列输入数据；

反馈运算阵列，包括第一拼接移位单元、第二拼接移位单元、寄存器、算术运算单元和可重构S盒；

所述第一拼接移位单元与所述数据抽取端口连接，用于将相邻两个所述数据抽取端口的数据进行拼接；

所述算术运算单元用于根据所述第一拼接移位单元的输出数据以及所述寄存器的输出数据按照配置信息选择路由网络进行算术运算，并输出密钥流；

其中所述寄存器的输入端与所述可重构S盒的输出端连接，所述可重构S盒的输入端与所述第二拼接移位单元的输出端连接，所述第二拼接移位单元的输入端与所述算数运算单元的输出端连接。

进一步地，所述可重构处理单元阵列包括32位反馈运算阵列。

进一步地，所述可重构处理单元阵列包括8个数据抽取端口，所述32位反馈运算阵列被划分为8行，每行均对应一个所述数据抽取端口，

其中奇数行包括1个所述第一拼接移位单元和4个所述算术运算单元，所述第一拼接移位单元的输入端连接相邻2个所述数据抽取端口，所述第一拼接移位单元的输出端按照配置信息连接同一行和/或相邻偶数行的算术运算单元，同一行的多个所述算术运算单元之间按照配置信息选择路由网络级联后进行算术运算；

偶数行包括1个所述寄存器、4个所述算术运算单元、1个所述第二拼接移位单元和1个所述可重构S盒， 所述寄存器的输出端按照配置信息连接同一行和相邻奇数行的所述算术运算单元，偶数行的所述算术运算单元的输出端连接同一行和相邻偶数行的所述第二拼接移位单元的输入端，所述第二拼接移位单元的输出端连接同一行的所述可重构S盒，同一行的多个所述算术运算单元之间按照配置信息选择路由网络级联后进行算术运算；

所述寄存器的输入端连接所述可重构S盒的输出端。