[发明专利]具有绝缘体上应变源极或漏极结构的环栅集成电路结构

说明书

描述了在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构，以及制造在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构的方法。例如，集成电路结构包括在衬底上方的绝缘体层。水平半导体纳米线的垂直布置体在绝缘体层上方。栅极叠层围绕水平半导体纳米线的垂直布置体的沟道区，并且栅极叠层在绝缘体层上。一对外延源极或漏极结构在水平半导体纳米线的垂直布置体的第一和第二端处并且在绝缘体层上。一对外延源极或漏极结构中的每一个具有压缩或扩展的晶格。

技术领域

本公开内容的实施例属于集成电路结构和处理的领域，具体而言，是在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构，以及制造在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构的方法。

背景技术

过去几十年来，集成电路中特征的缩小(scaling)是日益增长的半导体工业背后的驱动力。到越来越小的特征的缩小实现了功能单元在半导体芯片的有限占用面积上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于越来越大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，随着器件尺寸持续缩小，诸如三栅晶体管的多栅晶体管已经变得更加普遍。在传统工艺中，三栅晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，优选体硅衬底，因为它们的成本较低，并且因为它们能够实现不太复杂的三栅制造工艺。在另一方面，当微电子器件尺寸缩小到小于10纳米(nm)节点时，保持迁移率的改善和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改进的短沟道控制。

然而，缩小多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量的增加，对用于图案化这些构建块的光刻工艺的约束已变得具有压倒性。特别地，在半导体叠层中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间隔之间可能存在折衷。

附图说明

图1A示出了绝缘体衬底上的环栅集成电路结构的截面图。

图1B示出了半导体衬底上的环栅集成电路结构的截面图。

图1C示出了绝缘体衬底上的半导体主体上的环栅集成电路结构的截面图。

图2A-2C示出了根据本公开内容的实施例的表示在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构的制造方法中的各种操作的截面图。

图3A和图3B分别示出了根据本公开内容的实施例的在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构的栅极切割截面图和鳍状物切割截面图。

图4示出了根据本公开内容的另一实施例的在绝缘体层上具有应变源极或漏极结构的另一环栅集成电路结构的截面图。

图5示出了根据本公开内容的另一实施例的在绝缘体层上具有应变源极或漏极结构的另一环栅集成电路结构的倾斜截面图。

图6示出了根据本公开内容的实施例的沿栅极线截取的非平面集成电路结构的截面图。

图7示出了根据本公开内容的实施例的针对非端盖架构(左侧(a))对比自对准栅极端盖(SAGE)架构(右侧(b))的通过纳米线和鳍状物截取的截面图。

图8A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。

图8B示出了根据本公开内容的实施例的沿a-a'轴截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。

图8C示出了根据本公开内容的实施例的沿b-b'轴截取的图8A的基于纳米线的集成电路结构的截面沟道视图。

图9示出了根据本公开内容的实施例的一种实施方式的计算设备。

图10示出了包括本公开内容的一个或多个实施例的中介层。