[发明专利]数据处理装置与其数据存取电路

说明书

一种数据处理装置，其包括存储器电路和数据存取电路。存储器电路包括用于储存数据的多个缓存路。响应于致能信号的第一逻辑状态，若存取要求的地址的标签相同于多个缓存路的对应标签，数据存取电路判断发生缓存命中。响应于致能信号的第二逻辑状态，若地址位于数据存取电路指定的一或多个默认地址区间，数据存取电路判断发生缓存命中，而若地址位于一或多个默认地址区间之外，数据存取电路判断发生缓存失误。

技术领域

本申请涉及一种数据处理装置与其数据存取电路，特别是涉及一种可将缓存存储器设定为紧耦合存储器的数据处理装置与其数据存取电路。

背景技术

处理器能于一到数个周期存储器取缓存(cache)，因而缓存常用于存放处理器需要的数据副本，以提升整体的运算效能。不过，缓存的储存空间有限，在某些情况下重要的数据会被取代回(evicted)主存储器中，因而处理器需要耗费额外的时间自主存储器取回该笔数据。并且，用户无法得知缓存的地址，无法直接存取缓存中的数据以观察程序的执行状态。

紧耦合存储器(tightly coupled memory)同样为处理器能于一到数个周期存储器取的储存装置，使其适合用于存放对于处理时间有严格要求的程序代码，或是存放需要频繁存取的数据。紧耦合存储器的储存空间会被应射至固定地址区间，因而的数据可轻易被用户存取且在一般情况下不会被取代。不过，因为地址固定的缘故，紧耦合存储器的使用弹性低于缓存。

发明内容

本申请提供一种数据处理装置，其包括存储器电路和数据存取电路。存储器电路包括用于储存数据的多个缓存路。响应于致能信号的第一逻辑状态，若存取要求的地址的标签(tag)相同于多个缓存路的对应标签，数据存取电路判断发生缓存命中。响应于致能信号的第二逻辑状态，若地址位于数据存取电路指定的一或多个默认地址区间，数据存取电路判断发生缓存命中，而若地址位于一或多个默认地址区间之外，数据存取电路判断发生缓存失误(cache miss)。

本申请提供一种数据存取电路，其用于耦接存储器电路以存取存储器电路。存储器电路包括用于储存数据的多个缓存路。数据存取电路用于执行以下运作：响应于致能信号的第一逻辑状态，若存取要求的地址的标签相同于多个缓存路的对应标签，判断发生缓存命中；响应于致能信号的第二逻辑状态，若地址位于数据存取电路指定的一或多个默认地址区间，判断发生缓存命中；响应于致能信号的第二逻辑状态，若地址位于一或多个默认地址区间之外，判断发生缓存失误。

上述实施例的优点之一，是可兼顾程序开发的弹性与产品的运算效率。

上述实施例的另一优点，是提供读取缓存中档案的简便方法。

附图说明

图1为依据本申请一实施例的数据处理系统简化后的功能模块图。

图2为依据本申请一实施例的缓存简化后的功能模块图。

图3为数据存取电路搜寻目标缓存列的运作示意图。

图4为依据本申请一实施例的数据存取电路简化后的功能模块图。

图5为依据本申请一实施例的第一逻辑电路的功能模块图。

图6为依据本申请一实施例的第二逻辑电路的功能模块图。

图7为依据本申请另一实施例的数据存取电路简化后的功能模块图。

图8为依据本申请另一实施例的第一逻辑电路的功能模块图。

图9为依据本申请另一实施例的第二逻辑电路的功能模块图。

具体实施方式

以下将配合相关附图来说明本申请的实施例。在附图中，相同的标号表示相同或类似的组件或方法流程。