[发明专利]解码显示系统与其存储器访问方法

说明书

一种解码显示系统与其存储器访问方法。解码显示系统包括多个存储器、多个显示处理核、多个解码处理核，以及映射电路。多个存储器用以记录一视频图帧的多个图帧分块。多个解码处理核并行解码多个图帧分块。映射电路耦接于多个解码处理核以及多个存储器之间。各个存储器对应记录多个图帧分块其中之一，各个显示处理核对应访问多个存储器其中之一。各个解码处理核经由映射电路访问多个存储器，且多个解码处理核依序访问多个存储器其中之一。

技术领域

本发明是有关于视频解码技术，且特别是有关于一种解码显示系统与其存储器访问方法。

背景技术

随着可再现及储存高解码度或高清晰度视频内容的硬体的开发及传播，越来越需要对高解码度或高清晰度视频内容进行有效地编码或解码的视频编解码器。为满足此需求，国际电信联盟(ITU-T)下的视频编码专家小组VCEG(Video Coding Experts Group)与国际标准化组织ISO/IEC下的动态画像专家小组MPEG(Moving Picture Experts Group)共同开发H.265/HEVC(High Efficiency Video Coding)专案，目标为提供比H.264/AVC(Advanced Video Coding)视频压缩标准更高的编码效率。

此外，随着显示技术的进步，各式图像播放装置的尺寸越来越大，图像品质的要求也越来越高。例如，具备超高画质(UHD)解析度(例如4K、8K解析度)的显示器已经逐渐普遍。对应的，当播放图像的尺寸或解析度提高时，应用各式视频压缩标准的视频解码器必须提高处理效能，才可即时支援每秒60帧(60fps)或其他更高帧率。目前，有人提出可通过多核处理架构的并行处理来提高解码效能。其中，为了避免存储器的存储器带宽不够用，可针对各处理核配置对应的存储器来增加存储器带宽。目前有一种作法是将这些处理核以及多个存储器皆连接至系统总线(System Bus)上，以透过系统总线进行数据访问。然而，上述配置将明显加重系统带宽消耗，对系统总线带来相当大的负担。此外，于配置有多个存储器的设计中，若无法有效率且均衡地使用多个存储器的存储器带宽，也会拖累图像解码与图像显示处理的效能。

发明内容

有鉴于此，本发明提供一种解码显示系统与其存储器访问方法，其可避免系统总线负担超载并可均衡地使用多个存储器的存储器带宽。

本发明的一实施例提供一种解码显示系统，其包括多个存储器、多个显示处理核、多个解码处理核，以及映射电路。多个存储器用以记录一视频图帧的多个图帧分块。多个解码处理核并行解码多个图帧分块。映射电路耦接于多个解码处理核以及多个存储器之间。各个存储器对应记录多个图帧分块其中之一，各个显示处理核对应访问多个存储器其中之一。各个解码处理核于进行视频图帧的解码操作的期间经由映射电路访问多个存储器，且多个解码处理核依序访问多个存储器其中之一。

从另一观点来看，本发明的一实施例提出一种解码显示系统的存储器访问方法，其包括下列步骤。于多个解码处理核并行进行视频图帧的解码操作的期间，藉由各个解码处理核经由映射电路访问多个存储器。多个解码处理核依序访问多个存储器其中之一。于多个显示处理核对进行视频图帧的图像处理操作的期间，藉由各个显示处理核对应访问多个存储器其中之一。多个存储器用以记录视频图帧的多个图帧分块，且各个存储器对应记录多个图帧分块其中之一。

基于上述，在本发明的实施例中，多个解码处理核与多个显示处理核并未通过系统总线来访问存储器，因而可大幅降低系统总线的负担。此外，于进行视频图帧的解码操作的期间，各个解码处理核并行解码视频图帧的对应图帧分块。这些解码处理核依序被启动而可经由映射电路依序开始访问多个存储器，以大幅降低多个解码处理核同时访问同一存储器的机率。藉此，可效率且均衡地使用这些存储器的存储器带宽，以提升解码显示系统的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依据本发明一实施例的解码显示系统的示意图。