[发明专利]一种卷积神经网络最大池化层电路

说明书

本发明公开了一种卷积神经网络最大池化层电路，包含两个选通器、一个模拟数字转化器和一个阻值变化单元，阻值变化单元的两端分别连接两个选通器的输出端，其中第一选通器的一输入端接外部输入信号r1，另一输入端接地，控制端接外部控制信号c1；第二选通器的一输入端接前端电路的阻值变化单元交叉阵列中一根位线的输出，另一输入端接地，控制端接外部控制信号c1的逻辑取反信号；所述模拟数字转化器的模拟输入端与第二选通器的输出端相连，输出为数字信号，控制端连外部控制信号c2。该最大池化层电路利用阻值变化单元的内在机理完成小阵列中最大值的寻找，相比传统CMOS电路结构得到极大的简化，能够极大提升神经网络加速芯片的速度并降低能耗。

技术领域

本发明属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域，具体涉及一种利用阻值变化单元和CMOS混合集成的最大池化层电路(Max-pooling circuit)。

背景技术

RRAM是一种新型非易失存储器件，在当前对神经网络加速芯片中的研究中，RRAM阵列常被用来加速矩阵向量积(vector matrix multiplication，VMM)。卷积神经网络(Convolutional neural network,CNN)被广泛应用在各种人工智能应用中，目前为止，已有多种基于阻值变化单元的人工智能芯片问世，相比于传统的CPU和GPU，它们在进行神经网络计算时有着更高的计算速度和更低的能耗。但是这些芯片都面临着一个重要的问题，它们实际用于矩阵向量积的能耗并不高，大部分能量耗散在数据传输路径和片上存储上。最大池化层是卷积神经网络中的一个重要步骤，它的功能是从一个小矩阵(通常是2×2或者3×3)中寻找最大值并输出，并对不同小矩阵重复多次这样的操作，包含了大量的数据传输和片上缓存。当前的神经网络加速芯片通常使用复杂CMOS电路来完成最大池化层的功能，加剧了数据传输路径中的能量耗散和运行速度问题。

发明内容

本发明的目的是提出一种基于阻值变化单元的新型最大池化层电路，以代替传统的完全使用CMOS的最大池化层电路。

本发明提供的卷积神经网络最大池化层电路，包含两个选通器、一个模拟数字转化器(Analog-to-digital converter,ADC)和一个阻值变化单元，所述阻值变化单元的两端分别连接两个选通器的输出端，其中第一选通器至少具有两个输入端，一端接外部输入信号r1，另一端接地，而其控制端接外部控制信号c1；第二选通器至少具有两个输入端，一端接前端电路的阻值变化单元交叉阵列中一根位线的输出，另一端接地，其控制端接外部控制信号c1的逻辑取反信号；所述模拟数字转化器的模拟输入端与第二选通器的输出端相连，输出为数字信号o，模拟数字转化器的控制端连外部控制信号c2。

上述最大池化层电路中，两个选通器的控制信号互为反相，可以通过在两个选通器的控制端之间连入一个反相器来实现，该反相器的输入外接控制信号c1，输出连接第二选通器的控制端；或者，不使用反相器，直接向两个选通器的控制端输入反相的控制信号。

所述第一选通器和第二选通器可以是2选1选通器，也可以是4选1选通器等具有更多个输入端的选通器，但仅需要使用其中的2个输入端。

所述模拟数字转化器的精度优选为4bit到16bit，但是并不限定其具体精度。

所述阻值变化单元是指可以用外部输入电流来调控其电阻大小的器件或电路，包括但不仅限于：相变存储器(PCM)、电阻式RAM(ReRAM)(包括基于金属氧化物或氧空位的ReRAM和基于灯丝的ReRAM(filament-based ReRAM))、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、铁电晶体管RAM(Fe-TRAM)、磁阻RAM(MRAM)(包括就地写入非易失性MRAM(NVMRAM)和自旋转移扭矩(STT)存储器)、磁隧道结(MTJ)等，或者其他能够实现通过外加电流调控其阻抗的器件或电路。

图1给出的本发明的一个具体电路结构，其中：