[发明专利]一种基于POSIT浮点数格式的参数化加减法运算电路

说明书

本发明提供的一种基于POSIT浮点数格式的参数化加减法运算电路，涉及计算机技术领域，通过数据输入单元、译码单元、scale确定单元、尾数处理单元、MSB单元、结果编码单元、结果选择输出单元构建一种基于POSIT浮点数格式的参数化加减法运算电路，舍弃了原本的IEEE 754浮点计算格式，采用了新的POSIT浮点数据格式进行加减法运算，该格式对于浮点数的表示方法更加灵活简单，基于POSIT格式的加减法运算更好的节省了硬件平台计算时的硬件资源，且在相同位宽的情况下，可以提高运算精度。

技术领域

本发明涉及计算机技术领域，更具体的，涉及一种基于POSIT浮点数格式的参数化加减法运算电路。

背景技术

浮点数硬件运算单元是很多的特定的CPU或者计算平台中必须存在的一部分。目前通用的浮点数格式是IEEE 754，IEEE 754格式中包括四种不同的精度格式，以应对不同的数据精度要求。浮点数的运算单元消耗着大量的硬件资源，以最低的32位单精度浮点数处理单元为例，根据观察，在简单的顺序标量处理元件中，它消耗了芯片约50％的芯片面积和能量，而双精度的浮点数可以达到60％到70％。除此之外，IEEE 754格式的精度上的局限性和它的高复杂度都是浮点计算中值得注意的问题。

POSIT格式浮点数与IEEE 754格式相比，它的编码方式更为灵活和简单，可以根据需求选择想要的精度，在相同位宽下，可以达到比IEEE 754方式更高的精度。若使用POSIT数据格式进行硬件计算，可以减少所占用的硬件资源，并可以获得更高的数据精度。公开号为CN111538472A的中国发明专利申请于2020年8月14日公开了一种Posit浮点数的运算处理器以及运算处理系统，其虽然公开了一种直接以自解码电路获取的补码形式的中间数据进行加、减、乘运算，得到以补码形式的中间数据表示的运算结果，直接将以补码形式的中间数据表示的运算结果输入编码电路，以使编码电路直接将补码形式的中间数据转换为Posit浮点数，但其并无法满足不同位宽POSIT格式的参数化的加减法运算。

发明内容

本发明为克服现有的POSIT浮点加减法运算运算存在无法满足不同位宽POSIT格式的参数化的加减法运算的技术缺陷，提供一种基于POSIT浮点数格式的参数化加减法运算电路。

为解决上述技术问题，本发明的技术方案如下：

一种基于POSIT浮点数格式的参数化加减法运算电路，包括数据输入单元、译码单元、scale确定单元、尾数处理单元、MSB单元、结果编码单元、结果选择输出单元；其中：

所述数据输入单元用于进行posit格式的第一浮点数和posit格式的第二浮点数的数据输入，第一浮点数和第二浮点数的总位宽都为N，且指数部分所允许的最大宽度为ES；

所述译码单元对于对于第一浮点数、第二浮点数进行POSIT中各个不同字段进行获取，确定第一浮点数的符号段、指数段以及尾数段的值和第二浮点数的符号段、指数段以及尾数段的值；

所述scale确定单元用于接收第一浮点数和第二浮点数的特定字段，并根据该特定字段得到第一浮点数和第二浮点数的浮点数值的scale的大小，然后根据计算出来的第一浮点数和第二浮点数的scale大小确定较大的scale；并将两者大小关系以及两个scale之间的差值diff送入所述尾数处理单元；同时，该scale确定单元接收尾数部分的移位大小以及进位标志来决定是否对较大的scale进行调整，由此确定第一运算结果；

所述尾数处理单元用来接收第一浮点数和第二浮点数的尾数字段，并根据所述scale确定单元的两个浮点数scale的大小关系以及两者之间的差值对较小的浮点数的尾数字段作出相应的调整，然后根据调整过后得第一浮点数和第二浮点数的尾数字段得到第二运算结果；同时，根据第一运算结果对第二运算结果进行规范化，得到符合POSIT格式标准的尾数部分的第二运算结果作为第三运算结果；

所述MSB单元用于确定第二运算结果的最高位，并将第二运算结果的最高位输出至所述scale确定单元；