[发明专利]一种超结MOSFET器件结构及制造方法

说明书

本发明涉及一种超结MOSFET器件结构及制造方法，在半导体基板第一主面上设置若干单元尺寸为W的器件元胞，在第一导电类型外延层内设置若干呈阵列排布的超结阵列，且超结阵列中第一N型柱n1、第二N型柱n2、第一P型柱p1、第二P型柱p2的宽度均相同为d，第一N型柱n1和第一P型柱p1的长度相同为L1，第二N型柱n2和第二P型柱p2的长度相同为L2，且L1L2，L1+L2＝W，2d≤W；本发明通过多次外延工艺方法，改变超结的结构，打破超结结构尺寸与表面MOS结构尺寸之间矛盾，在不增加现有工艺难度和制造成本的前提下，完成了超结结构单元的小尺寸化，不仅提高了器件耐压能力，而且降低了导通电阻，进而降低了超结器件的导通损耗。

技术领域

本发明涉及一种超结半导体器件及制造方法，尤其是一种提高耐压能力和降低导通电阻的超结半导体器件及制造方法。

背景技术

在中高压功率半导体器件领域，超结结构(Super Junction)已经被广泛采用，对比传统功率MOSFET器件，超结结构能获得更加优异的器件耐压与导通电阻的折中关系。如图1所示，超结结构形成于半导体器件的漂移区内，超结结构包括N导电类型柱(N柱)和P导电类型柱(P柱)，N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，且N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸，并且几乎完全耗尽，从而能提高器件耐压；当器件导通时，在保持相同耐压的同时，超结器件漂移区的杂质浓度更高，进而电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低。超结MOSFET器件的特征导通电阻较普通VDMOS器件可以降低70％左右。

影响超结器件耐压主要有以下几个因素：

1)、超结结构深度(厚度)；

2)、超结器件中超结结构的结构单元尺寸(pitch)；

3)、漂移区杂质浓度。

由于漂移区的杂质浓度降低虽然可以提供耐压，但会增大器件导通电阻。因此，为增大器件耐压，同时降低器件的导通电阻，一般采用减小元胞尺寸，或提高超结结构深度的方式；

采用提高超结结构深度的方式，在实际工艺中，提高超结结构深度会增大P柱的深宽比，增加器件制造难度和制造成本，超结结构深度很难大幅度增加；

采用减小超结结构的单元尺寸是目前实际产品中最常用的方式，超结结构的单元尺寸是指N柱的宽度与P柱的宽度之和。当器件耐压时，减小超结结构的单元尺寸可以减小器件底部耗尽层曲率，进而提高器件耐压。当漂移区浓度增加时，器件耐压会下降，但更小超结结构单元尺寸的器件耐压下降幅度也会更小。

如图1所示，为现有常规具有超结结构的MOS器件结构图，现有超结单元与器件元胞单元方向平行，现有超结阵列中N型柱宽度为L1，P型柱宽度为L2，MOS器件元胞单元元胞尺寸为W，且W＝L1+L2，当超结结构的单元尺寸缩小到一定程度后，表面MOS器件单元尺寸也必须随着漂移区内超结结构单元尺寸急剧缩小；这样的缩小会带来如下问题：

1、相邻P型体区间JFET效益加剧，器件的导通电阻(Rdson)在相同耐压要求的情况下无法进一步下降；

2、超结结构单元尺寸缩小导致的表面MOS结构缩小，甚至无法达到工艺制造要求，增加器件制造难度和制造成本；

3、由于栅极下的P柱占据了关键的JFET区域，使得实际产品导通电阻(Rdson)会大幅度上升。

基于上述原因，一种可以突破现有超结结构尺寸与表面MOS结构尺寸之间矛盾，适合超小超结结构尺寸的超结器件结构是非常必要的；同时，还需要一种对应的超小超结结构单元尺寸的超结器件的制造方法，在不增加现有工艺难度和制造成本的前提下完成对超小超结结构单元尺寸的超结器件的制造。