[发明专利]时钟电路和时钟电路生成方法、装置、设备和介质

权利要求书

1.一种时钟电路，其特征在于，包括时钟创建模块、时钟分频模块和时钟延时模块；

所述时钟创建模块，用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；

所述时钟分频模块，用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；

所述时钟延时模块，用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；

其中，所述分频时钟信号和所述相位延时信号构成低频时钟信号组，所述低频时钟信号组中的每两路相邻信号之间具有相同的预设相位差且相位关系固定。

2.根据权利要求1所述的时钟电路，其特征在于，所述源头时钟信号的周期等于所述目标采样时间精度；

所述低频时钟信号组中的信号数量为所述偶数分频的预设倍数的二分之一；

所述预设相位差等于180°除以所述低频时钟信号组中的信号数量。

3.根据权利要求1所述的时钟电路，其特征在于，所述时钟创建模块包括：预设频率的锁相环。

4.根据权利要求1所述的时钟电路，其特征在于，所述时钟分频模块包括：预设倍数的分频器；

所述时钟延时模块包括：预设数量的D触发器，各所述D触发器分别生成一路相位延时信号。

5.根据权利要求4所述的时钟电路，其特征在于，所述时钟延时模块包括：一个首级D触发器、预设数量的中间级D触发器和一个末级D触发器；

其中，所述首级D触发器，用于接收所述源头时钟信号和所述分频时钟信号，根据所述源头时钟信号对所述分频时钟信号进行相位延时，生成相位延迟于所述分频时钟信号一个预设相位差的一路相位延时信号，将所述相位延时信号同时输出至所述时钟电路外部和下一级D触发器；

各所述中间级D触发器，用于接收所述源头时钟信号和上一级D触发器输出的相位延时信号，根据所述源头时钟信号对所述相位延时信号进行相位延时，生成相位延迟于所述上一级D触发器输出的相位延时信号一个预设相位差的一路相位延时信号，将所述相位延时信号同时输出至所述时钟电路外部和下一级D触发器；

所述末级D触发器，用于接收所述源头时钟信号和上一级D触发器输出的相位延时信号，根据所述源头时钟信号对所述相位延时信号进行相位延时，生成相位延迟于所述上一级D触发器输出的相位延时信号一个预设相位差的一路相位延时信号，将所述相位延时信号输出至所述时钟电路外部。

6.一种时钟电路生成方法，其特征在于，包括：

接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；

根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；

根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；

根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；

根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。