[发明专利]时钟电路和时钟电路生成方法、装置、设备和介质

说明书

本发明实施例公开了一种时钟电路和时钟电路生成方法、装置、设备和介质。其中，时钟电路包括时钟创建模块、时钟分频模块和时钟延时模块；时钟创建模块，用于生成预设频率的源头时钟信号；时钟分频模块，用于对源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号；时钟延时模块，用于根据源头时钟信号和分频时钟信号生成预设数量的相位延时信号，将相位延时信号输出至时钟电路外部模块。本发明实施例解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度。

技术领域

本发明实施例涉及应用集成电路技术领域，尤其涉及一种时钟电路和时钟电路生成方法、装置、设备和介质。

背景技术

采用一个低频率时钟信号对一个事件长度进行计时，对该时钟信号的上升沿和下降沿均进行采样，所能分辨的最小时间间隔为该时钟信号的半周期，即所实现的最高计时精度受限于时钟信号的频率。

为了提高计时精度，现有技术中，通常采用延迟锁相环(DLL)对低频率时钟信号进行不同的相位延时，以产生多路不同相位的时钟，每路之间具有相等的较小时间间隔，该多路信号同时进行采样时，计时精度可以达到该较小时间间隔。

但现有技术中的这种方式在应用集成电路(ASIC)中实现时，所增加的DLL会增加额外的功耗和面积，破坏ASIC的低功耗性能和高集成度。

发明内容

本发明实施例提供一种时钟电路和时钟电路生成方法、装置、设备和介质解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度。

第一方面，本发明实施例提供了一种时钟电路，包括时钟创建模块、时钟分频模块和时钟延时模块；

所述时钟创建模块，用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；

所述时钟分频模块，用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；

所述时钟延时模块，用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；

其中，所述分频时钟信号和所述相位延时信号构成低频时钟信号组，所述低频时钟信号组中的每两路相邻信号之间具有相同的预设相位差且相位关系固定。

第二方面，本发明实施例还提供了一种时钟电路生成，包括：

接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；

根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；

根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；

根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；

根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。

第三方面，本发明实施例还提供了一种时钟电路生成装置，包括：