[发明专利]半导体器件及其制造方法

说明书

本发明的实施例涉及半导体器件及其制造方法。在半导体器件的制造方法中，在衬底上方提供半导体层，半导体层垂直地布置有位于相邻的半导体层之间的空间；形成围绕每个半导体层的界面层；在围绕每个半导体层的界面层上形成介电层；在介电层上形成第一导电层；去除第一导电层以暴露介电层；在暴露的介电层上形成第二导电层，使得相邻的半导体层之间的空间不被第二导电层完全填充；在第二导电层上形成第三导电层，使得相邻的半导体层之间的空间被第三导电层填充，其中：半导体层是半导体线或片。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

随着半导体工业为了追求更高的器件密度，更高的性能和更低的成本而进入纳米技术工艺节点，制造和设计问题的挑战都导致了三维设计的发展，诸如包括鳍式FET(FinFET)和环栅极(GAA)FET的多栅极场效应晶体管(FET)。在Fin FET中，栅极电极与沟道区的三个侧表面相邻，并且栅极介电层插入其间。因为栅极结构在三个表面上包围(包裹)鳍，所以晶体管实质上具有三个控制通过鳍或沟道区的电流的栅极。然而，沟道的第四侧(例如，底部)远离栅极电极，因此不受严格的栅极控制。相反，在GAA FET中，沟道区的所有侧面都被栅极电极包围，这允许在沟道区中进行更充分的耗尽，并且由于亚阈值电流摆幅(SS)变陡而导致更小的短沟道效应)和漏极引起的较小的势垒降低(DIBL)。随着晶体管尺寸不断缩小到10nm-15nm以下的技术节点，需要对GAA FET进行进一步的改进。

发明内容

根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方提供半导体层，半导体层垂直地布置有位于相邻的半导体层之间的空间；形成围绕每个半导体层的界面层；在围绕每个半导体层的界面层上形成介电层；在介电层上形成第一导电层；去除第一导电层以暴露介电层；在暴露的介电层上形成第二导电层，使得相邻的半导体层之间的空间不被第二导电层完全填充；在第二导电层上形成第三导电层，使得相邻的半导体层之间的空间被第三导电层填充，其中：半导体层是半导体线或半导体片。

根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括：在设置于衬底上的底部鳍片结构上方提供用于n型FET的半导体层的第一组和用于p型FET的半导体层的第二组，第一组和第二组中的每个垂直地布置有位于在相邻的半导体层之间的空间；形成围绕第一组和第二组中的每个半导体层的介电层；用牺牲层填充第二组中的半导体层之间的空间；形成围绕第一组中的半导体层的一个或多个n型功函数调整层，使得第一组中的半导体层之间的空间由一个或多个n型功函数调整层完全填充；在形成一个或多个n型功函数调整层之后，从第二组去除牺牲层；以及形成围绕第二组中的半导体层的一个或多个p型功函数调整层，其中：

半导体层是半导体线或半导体片。

根据本发明的又一个方面，提供了一种半导体器件，包括：多个半导体纳米片，在垂直方向上布置在衬底上方；栅极介电层，围绕多个半导体纳米片中的每个的沟道区；第一金属层，设置在栅极介电层上并且围绕多个半导体纳米片中的每个的沟道区；第二金属层，设置在第一金属层上并且围绕多个半导体纳米片中的每个的沟道区；以及第三金属层，设置在第二金属层上，其中，第二金属层完全填充多个半导体纳米片中的相邻半导体片之间的空间，多个半导体纳米片中的每个由第一金属层和栅极介电层围绕。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。

图2示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。

图3示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。