[发明专利]平面晶体管的设计方法及平面电晶体

说明书

本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。

技术领域

本申请涉及平面晶体管设计制造技术领域，特别是涉及一种平面晶体管的设计准则及平面电晶体。

背景技术

在过去的几十年的技术发展中，平面晶体管的尺寸不断缩小，同时性能显著提高，功耗大幅降低。受益于平面晶体管技术进步，电子产品性能也变得更好，能够以更快捷、更简单、更高效的方式，做更有用的、更重要的、更有价值的事情。而在1999年，胡正明教授的研究小组所研究的目标是CMOS技术如何拓展到25nm及以下领域。因为当栅极长度逼近20nm大关时，对电流控制能力急剧下降，漏电率相应提高。传统的平面MOSFET结构中，已不再适用。而到2010年时，Bulk CMOS(体硅)工艺技术会在20nm走到尽头。

胡教授提出了有两种解决途径：一种立体型结构的FinFET晶体管(鳍式晶体管，1999年发布)，另外一种是基于SOI的超薄绝缘层上硅体技术(UTB-SOI，也就是FD-SOI晶体管技术，2000年发布)。FinFET和FD-SOI工艺的发明得以使10nm/14nm/16nm摩尔定律在今天延续传奇。

早期大量的电学仿真结果表明，同时减小FD-SOI衬底的BOX厚度和顶层硅厚度能够降低晶体管的漏致势垒降低(DIBL)程度。FD-SOI平面晶体管持续往下缩小到14纳米以下，从而导致平面晶体管的设计越来越复杂。目前，如何在缩小平面晶体管的面积的同时，还能提供灵活的设计架构，提升平面晶体管的能效并降低功耗是一个亟待解决的问题。

发明内容

基于此，目前没有任何有关14纳米以下的FD-SOI平面晶体管的设计准则和设计架构。

为了实现上述目的，本发明提供了一种平面晶体管的设计准则，包括：所述设计准则使用优先方法将设计规则划分成多个级别，并将所述多个级别进行优先级排序；其中，

所述优先级排序后的第一级别为：检查所述设计规则是否为新规则；

所述优先级排序后的第二级别为：检查所述设计规则是否设计芯片的尺寸大小；

所述优先级排序后的第三级别为：检查所述设计规则是否与所制备的平面晶体管的功能产出相关；

所述优先级排序后的第四级别为：检查所述设计规则是否与所制备的平面晶体管的参数成品率相关；

其中，所述多个级别中，优先级由所述第一级别至所述第四级别的优先级依次降低；

使用优先方法划分所述设计准则，并基于优先级排序后的所述多个级别的所述设计准则对所述平面晶体管进行设计；

对使用所述优先方法划分的所述多个级别的设计规则进行良率评估及芯片尺寸大小评估；

分析所述优先方法划分的所述多个级别的设计规则与所述平面晶体管的功率、所述平面晶体管的性能、所述平面晶体管的面积以及所述平面晶体管的良率之间的相互影响关系；

使用几何编程方法优化所述设计准则，使所述平面晶体管的功率、所述平面晶体管的性能、所述平面晶体管的面积以及所述平面晶体管的良率达到最佳。

根据本发明实施例所提供的平面晶体管的设计准则，在所述优先级排序的第一级别中，所述新规则定义为需要在设计技术标准中描述的新层规则或设计制造的新推荐规则或被划分为若干子规则的条件规则。