[发明专利]标准单元制备方法、标准单元、集成电路及系统芯片

说明书

本申请涉及一种标准单元制备方法、标准单元、集成电路及系统芯片，所述方法包括提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；形成背压通孔，所述背压通孔沿第一标准单元的厚度方向向下延伸并贯穿氧化埋层；于所述背压通孔内形成导电插塞；向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请实现了用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。

技术领域

本申请涉及半导体技术领域，特别是涉及一种标准单元制备方法、标准单元、集成电路及系统芯片。

背景技术

当前的标准单元库(Standard Cell Library)的开发和设计主要集中在平面体硅(Bulk Silicon)工艺和之后的鳍式场效应晶体管(FinFET)工艺上。对于全耗尽绝缘体上硅工艺，往往只是简单的将平面体硅工艺上的标准单元库直接沿用到全耗尽绝缘体上硅工艺上。并没有利用全耗尽绝缘体上硅特有的工艺特点对标准单元库进行优化和改良。

标准单元库的选择非常重要，选择一套适合的库，对于芯片时序收敛，物理收敛，以及最终芯片的性能功率区(Performance Power Area，PPA)都非常重要。一般的工艺都会有不同高度的单元库可供选择。单元库的高度是按照track来区分的。大致上来说，高度越高，占用的面积就越大，提供的速度就越快。随之而来的功耗也就越高。反之，高度越低，占用面积越小，提供的速度就越慢，但是功耗也随之降低。

然而，全耗尽绝缘体上硅借用传统体硅工艺的标准单元库，沿用传统体硅工艺而来的全耗尽绝缘体上硅的标准单元库并不能发挥技术本身的优点。反而一些针对体硅工艺优化的设计在全耗尽绝缘体上硅上反而变成负面作用。如何在同等体硅工艺单元库面积下，带来更大的驱动电流，满足全耗尽绝缘体上硅工艺设计的需求，成为亟待解决的技术问题之一。

发明内容

基于此，有必要针对上述背景技术中的技术问题提供一种标准单元制备方法、标准单元、集成电路及系统芯片，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足全耗尽绝缘体上硅工艺设计的需求。

为实现上述目的及其他目的，本申请的第一方面提供一种标准单元制备方法，包括：

提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；

形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层；

于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；

向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。

于上述实施例中的标准单元制备方法中，通过设置第一标准单元包括至少一个采用全耗尽绝缘体上硅工艺制成的标准阈值电压器件，利用全耗尽绝缘体上硅的背部偏压工艺(Back Bias)特性，在所述第一标准单元的正面形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层，然后于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；以向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请利用绝缘体上硅工艺所特有的背压特性，实现用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。