[发明专利]可实现eDP编码/解码/编解码的FPGA系统

说明书

本发明揭示了一种可实现eDP编码/解码/编解码的FPGA系统，所述系统包括编码组件及解码组件；所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块、串并转换模块及数据同步模块。本发明提出的可实现eDP编码/解码/编解码的FPGA系统，可直接降低控制板成本，降低故障率，提高灵活度。

技术领域

本发明属于电子信息技术领域，涉及一种FPGA系统，尤其涉及一种可实现eDP编码/解码/编解码的FPGA系统。

背景技术

eDP(数字系统嵌入式视频显示接口，embedded Display Port)显示屏控制器结构如图1所示，视频接口输入是eDP接口。eDP解码芯片从Doubly-terminated AC-coupleddifferential(双端交流耦合差分对)数据流解出相应的视频格式，包括有效数据信号de、行同步信号(hs)、场同步信号(vs)。

FPGA(Field Programmable Gate Array)接收并行的数据后进行处理，驱动显示屏显示。同时FPGA将并行的图像数据有效信号、行同步信号、场同步信号，输出给eDP编码器。eDP进行编码、以并转串方式传输到下一级的eDP显示屏控制器。这种结构需要专用的eDP编解码器，而且编码器和解码器与FPGA的接口总共需要的的管脚数最少为70pins，占用太多FPGA引脚资源，同时增加PCB(Printed Circuit Board)布局布线的难度。而且各个厂家都是推荐成对使用，4K分辨率的编解码器资源很少，导致在选择编解码芯片是有局限性。

有鉴于此，如今迫切需要设计一种新的FPGA系统，以便克服现有FPGA系统存在的上述至少部分缺陷。

发明内容

本发明提供一种可实现eDP编码/解码/编解码的FPGA系统，可直接降低控制板成本，降低故障率，提高灵活度。

为解决上述技术问题，根据本发明的一个方面，采用如下技术方案：

一种可实现eDP编解码的FPGA系统，所述系统包括编码组件及解码组件；

所述编码组件包括热插拔检测模块、数据编码模块、数据对齐模块、链路训练模块、并转串模块及数据封包模块；

所述数据编码模块分别连接数据对齐模块和数据封包模块，所述数据对齐模块分别连接热插拔检测模块及数据封包模块；

所述热插拔检测模块用于检测是否有设备插入，当检测到设备时开始工作；

所述通道对齐模块用于对不同通道图像数据做同步处理，链路训练模块用于发送端和接收端之间握手保证数据以最优的方式传输，并转串模块用于将视频信号转换串行视频信号，数据封包模块将视频数据组帧；

开始进行链路训练对设备端根据需求进行寄存器配置，通过数据编码模块开始发送时钟恢复数据以及通道对齐数据，数据流经到数据对齐模块和数据封包模块；

使每条通道按照协议规定的格式发送至并串转换模块，完成链路训练；

所述数据编码模块将接收到的FPGA器件内部的并行视频数据和行、场同步信号转换串行数据信号，传输至下一级eDP显示屏控制器；

所述解码组件包括数据接收模块、数据解码模块、时钟恢复模块、通道对齐模块、链路训练模块、寄存器存储模块、串并转换模块及数据同步模块；

所述数据接收模块分别连接时钟恢复模块、串并转换模块，所述串并转换模块连接通道对齐模块，所述串并转换模块连接数据解码模块；所述时钟恢复模块分别连接通道对齐模块、数据解码模块；

所述链路训练模块连接寄存器存储模块；