[发明专利]一种改进型噪声抑制电路

说明书

本发明公开了一种改进型噪声抑制电路，所述噪声抑制电路包括：缓冲器Buffer1，其正向输入端接输入信号VREF，用于接收降噪前的带隙基准电压VREF；基准电压调节电路，其输入端连接所述缓冲器Buffer1反向输入端和输出端，用于处理基准电压VREF并生成电压可调的基准电压源VREF1；有源电阻电路，其输入端连接所述基准电压调节电路输出端；快速响应电路，其输入端连接所述基准电压调节电路输出端，用于快速建立低噪声基准源VREF2。本发明提出了一种改进型VREF基准电压噪声抑制电路，相较于传统VREF基准电压噪声抑制电路，省略了传统NR降噪管脚，减小外接电容CNR的电容值，减少了应用外围器件，提高集成度；同时加快VREF的响应速度，降噪的同时不影响输出响应。

技术领域

本发明涉及电子电路技术领域，具体的，涉及一种改进型噪声抑制电路。

背景技术

在电子电路技术领域，研究者们将电子线路中目的信号以外的所有信号统称为噪声，当噪声电压达到一定强度时，就会使电路受到干扰。一般来说，噪声没办法彻底消除，只能设法降低噪声强度或提高电路抗扰度，以防止噪声形成干扰。传统噪声抑制电路为了减小基准电压VREF噪声，通常在VREF和误差放大器之间串联一个电阻RNR，并通过NR管脚外接一个滤波电容CNR来达到过滤噪声的目的，但这种做法不但增加了一个管脚和外部器件，在RNR和CNR降噪的同时，较大的CNR值还会引起参考电压VREF有较大的延时。

发明内容

本发明的目的在于，针对上述问题，提出一种改进型噪声抑制电路。

所述噪声抑制电路包括缓冲器Buffer1、基准电压调节电路、有源电阻电路和快速响应电路：

缓冲器Buffer1，其正向输入端接输入信号VREF，用于接收降噪前的带隙基准电压VREF；

基准电压调节电路，其输入端连接所述缓冲器Buffer1反向输入端和输出端，用于处理基准电压VREF并生成电压可调的基准电压源VREF1；

有源电阻电路，其输入端连接所述基准电压调节电路输出端，用于接收并处理基准电压调节电路输出的基准电压源VREF1，生成低噪声基准源VREF2；

快速响应电路，其输入端连接所述基准电压调节电路输出端，其输出端连接有源电阻输出端，用于快速建立低噪声基准源VREF2。

所述噪声抑制电路还包括滤波电容C1，所述滤波电容C1连接有源电阻电路和快速响应电路输出端。

所述基准电压调节电路由第一NMOS管MN1、第一PMOS管MP1、第二PMOS管MP2、第一电阻R1、第二电阻R2和第三电阻R3组成，其中，所述第一NMOS管MN1的漏极分别接第一PMOS管MP1的漏极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极，其源极和衬底连接第一电阻R1一端；所述第一PMOS管MP1的源极和衬底连接所述第二PMOS管MP2的源极和衬底，其漏极连接第二电阻R2一端；所述第三电阻R3连接第二电阻R2另一端。

所述有源电阻电路由第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5组成，其中，所述第二NMOS管MN2的源极和衬底、第三NMOS管MN3的源极和衬底和第四NMOS管MN4的衬底接地；所述第四NMOS管MN4的漏极接第三PMOS管MP3的栅极和漏极、第四PMOS管MP4的栅极和第五PMOS管MP5的栅极；所述第五PMOS管MP5的源极连接第四PMOS管MP4的漏极，其漏极连接快速响应电路。

所述快速响应电路由第五NMOS管MN5、第六PMOS管MP6和反相器INV1组成，其中，所述第五NMOS管MN5的漏极连接第六PMOS管MP6的漏极；所述反相器INV1的输入端连接输入信号VREF2_DET和第五NMOS管MN5的栅极，其输出端接第六PMOS管MP6的栅极。