[实用新型]一种低功耗RC时间常数校正电路

说明书

本实用新型公开了一种低功耗RC时间常数校正电路，该电路包括：电流源I，其一端接地，另一端接至开关S2的一端；开关S2，其一端接电流源I，另一端接开关S1的一端、P1管的栅端和漏端、P2管的栅端、P3管的栅端，S2的开与关受RN信号控制；MOS管P2，其源端接电源VDD；其栅端与开关S1的一端、开关S2的一端、P1管的栅端和漏端、P3管的栅端相连，其漏端与开关S3的一端相连。本实用新型，通过将系统主时钟CLK进行降频处理，有效地的降低了对比较器Comp的带宽要求；最终，完成校正后，通过将SAR logic产生的复位信号反馈到Nand2、S1、S2及Comp模块，实现了整体校正电路的关闭处理，实现了低功耗和避免校正电路对芯片的影响。

技术领域

本实用新型涉及RC时间常数校正电路技术领域，具体为一种低功耗RC时间常数校正电路。

背景技术

在高速连续时间型sigma-delta ADC等需要用到RC滤波器的芯片设计中，用于构成滤波器的电阻R和电容C由于受工艺偏差等影响，其RC常数有±30％～±40％的偏差，导致芯片系统性能下降甚至不能正常工作。因此，通常在芯片中需要集成RC时间常数校正电路。

在传统的RC时间常数校正电路实现时，采用如图1所示方式，其RC充放电支路的时钟为系统主时钟CLK，其频率为Fs。通常，在高速芯片设计中，系统时钟CLK的频率Fs很高，导致校正电路中的比较器带宽要求非常高，以满足半个系统时钟周期Ts/2内完成比较并不出现误码的需求。这对比较器的设计带来极大的挑战。

另一方面，传统的RC时间常数校正电路在完成校正工作后，其电流支路P1、P2、P3，比较器comp模块，及SAR logic模块仍然处于工作状态。这将导致一方面，校正电路输出信号DN:0可能出现误码；另一方面，校正电路一直消耗电流，不适合低功耗应用领域。

为了克服这些缺陷，本发明提供一种改进的用于RC时间常数校正的电路，在满足精准校正RC时间常数的要求下，同时降低了电路的设计难度并降低了芯片的功耗。

实用新型内容

本实用新型的目的在于提供一种低功耗RC时间常数校正电路，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：一种低功耗RC时间常数校正电路，该电路包括：

电流源I，其一端接地，另一端接至开关S2的一端；

开关S2，其一端接电流源I，另一端接开关S1的一端、P1管的栅端和漏端、P2管的栅端、P3管的栅端，S2的开与关受RN信号控制；

开关S1，其一端接电源VDD，另一端接开关S2的一端、P1管的栅端和漏端、P2管的栅端、P3管的栅端，S1的开与关受RP信号控制；

MOS管P1、其源端接电源VDD，漏端和栅端短接后与开关S1的一端、开关S2的一端、P2管的栅端、P3管的栅端相连；

MOS管P2，其源端接电源VDD；其栅端与开关S1的一端、开关S2的一端、P1管的栅端和漏端、P3管的栅端相连，其漏端与开关S3的一端相连；

MOS管P3，其源端接电源VDD，其栅端与开关S1的一端、开关S2的一端、P1管的栅端和漏端、P2管的栅端相连，其漏端与电阻Rm一端相连；

开关S3，其一端接P2管的漏端，另一端接开关S4的一端、可变电容C的一端、比较器Comp的正输入端，S3的开与关受CLKN信号控制；

开关S4，其一端接地GND，另一端接开关S3的一端、可变电容C的一端、比较器Comp的正输入端，S4的开与关受CLKP信号控制；

可变电容阵列C，其一端接地GND，另一端接开关S3的一端、开关S4的一端、比较器的正输入端，可变电容C的值受SAR logic模块的输出信号DN:0控制；