[实用新型]分频电路、芯片、家用电器及电子设备有效
申请号: | 202020286463.X | 申请日: | 2020-03-10 |
公开(公告)号: | CN212137642U | 公开(公告)日: | 2020-12-11 |
发明(设计)人: | 何友军;刘凯 | 申请(专利权)人: | 上海美仁半导体有限公司 |
主分类号: | H03K23/54 | 分类号: | H03K23/54 |
代理公司: | 北京路浩知识产权代理有限公司 11002 | 代理人: | 苗晓静 |
地址: | 201600 上海市松江区九*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 分频 电路 芯片 家用电器 电子设备 | ||
1.一种分频电路,其特征在于,包括第一子电路、第二子电路和输出单元,其中:
所述第一子电路包括时钟负沿触发三分频单元和第一延迟单元;
所述时钟负沿触发三分频单元的输入端连接信号接入端,所述时钟负沿触发三分频单元的时钟输出端连接所述第一延迟单元的输入端,所述第一延迟单元的输出端连接所述输出单元的第一输入端,所述时钟负沿触发三分频单元的数据输出端连接所述输出单元的输出端;
所述第二子电路包括时钟正沿触发三分频单元和第二延迟单元;
所述时钟正沿触发三分频单元的输入端连接信号接入端,所述时钟正沿触发三分频单元的时钟输出端连接所述第二延迟单元的输入端,所述第二延迟单元的输出端连接所述输出单元的第二输入端,所述时钟正沿触发三分频单元的数据输出端连接所述输出单元的输出端;
所述输出单元,用于对接入的两种时钟信号进行同时为高电平时输出为低电平,非同时为高电平时输出为高电平的整合处理;或是,进行同时低电平输出为低电平,非同时为低电平时输出的整合处理。
2.根据权利要求1所述的分频电路,其特征在于,所述第一延迟单元和所述第二延迟单元用于调节的延时时长t1为整合处理后的时钟信号周期的1/6。
3.根据权利要求1或2所述的分频电路,其特征在于,所述时钟负沿触发三分频单元包括第一D触发器和反相器,其中:
所述第一D触发器的时钟输入端连接反相器的输出端,所述反相器的输入端接所述信号接入端,第一D触发器的数据输入端接所述输出单元的输出端,第一D触发器的正向输出端接第一延时单元的输入端;
所述时钟正沿触发三分频单元包括第二D触发器,其中:
第二D触发器的时钟输入端接入所述信号接入端,第二D触发器的数据输入端接所述输出单元的输出端,第二D触发器的正向输出端接第二延时单元的输入端。
4.根据权利要求3所述的分频电路,其特征在于,所述第一延迟单元包括第一可调延迟单元和第一或门单元,所述第二延迟单元包括第二可调延迟单元和第二或门单元,所述输出单元包括与非门单元,其中:
第一可调延时单元的输入端接所述第一D触发器的正向输出端,第一可调延时单元的输出端接第一或门单元的一输入端,所述第一或门单元的另一输入端接所述第一D触发器的正向输出端;
第二可调延时单元的输入端接第二D触发器的正向输出端,第二可调延时单元的输出端接第二或门单元的一输入端,所述第二或门单元的另一输入端接所述第二D触发器的正向输出端;
所述与非门单元的第一输入端接第一或门单元的输出端,第二输入端接第二或门单元的输出端;
所述与非门单元的输出端接信号接出端、第一D触发器的数据输入端和第二D触发器的数据输入端。
5.根据权利要求1或2所述的分频电路,其特征在于,所述时钟负沿触发三分频单元包括第一D触发器和反相器,其中:
所述第一D触发器的时钟输入端连接反相器的输出端,所述反相器的输入端接所述信号接入端,第一D触发器的数据输入端接所述输出单元的输出端,第一D触发器的负向输出端接第一延时单元的输入端;
所述时钟正沿触发三分频单元包括第二D触发器,其中:
第二D触发器的时钟输入端接入所述信号接入端,第二D触发器的数据输入端接所述输出单元的输出端,第二D触发器的负向输出端接第二延时单元的输入端。
6.根据权利要求5所述的分频电路,其特征在于,所述第一延迟单元包括第一可调延迟单元和第一与门单元,所述第二延迟单元包括第二可调延迟单元和第二与门单元,所述输出单元包括或门单元,其中:
第一可调延时单元的输入端接所述第一D触发器的负向输出端,第一可调延时单元的输出端接第一与门单元的一输入端,所述第一与门单元的另一输入端接所述第一D触发器的负向输出端;
第二可调延时单元的输入端接第二D触发器的负向输出端,第二可调延时单元的输出端接第二与门单元的一输入端,所述第二与门单元的另一输入端接所述第二D触发器的负向输出端;
所述或门单元的第一输入端接第一与门单元的输出端,第二输入端接第二与门单元的输出端;
所述或门单元的输出端接信号接出端、第一D触发器的数据输入端和第二D触发器的数据输入端。
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