[实用新型]分频电路、芯片、家用电器及电子设备

说明书

本实用新型涉及信号分频技术领域，提供一种分频电路、芯片、家用电器及电子设备，分频电路包括时钟负沿触发三分频单元、时钟正沿触发三分频单元、第一延迟单元、第二延迟单元和与输出单元，时钟负沿触发三分频单元和时钟正沿触发三分频单元分别从负沿触发和正沿触发对时钟信号进行三倍分频处理，两个延迟单元用于对时钟信号进行延迟处理，并由输出单元进行整合输出1.5倍时钟信号。本实用新型可得到能够调节占空比的1.5倍分频时钟信号，同时具有结构简单、性能稳定、功耗低的优点，具有广阔的市场前景。

技术领域

本实用新型涉及信号分频技术领域，尤其涉及一种分频电路、芯片、家用电器及电子设备。

背景技术

在电子电路中，分频电路的应用十分广泛，其主要功能是对参考时钟信号进行分频，合理地安排电路中各单元的工作频段或相位关系。现有的采用锁相环1.5倍小数分频的电路具有结构复杂、功耗大等缺陷；现有的采用数字1.5倍分频电路虽然结构简单，但是占空比只有1/3，适应范围差。为此，开发一种结构简单、性能稳定、低功耗的，占空比能够调节的1.5倍分频电路，是业内亟需解决的技术问题。

发明内容

本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，第一方面，本实用新型提供一种分频电路，包括第一子电路、第二子电路和输出单元，其中：

所述第一子电路包括时钟负沿触发三分频单元和第一延迟单元；

所述时钟负沿触发三分频单元的输入端连接信号接入端，所述时钟负沿触发三分频单元的时钟输出端连接所述第一延迟单元的输入端，所述第一延迟单元的输出端连接所述输出单元的第一输入端，所述时钟负沿触发三分频单元的数据输出端连接所述输出单元的输出端；

所述第二子电路包括时钟正沿触发三分频单元和第二延迟单元；

所述时钟正沿触发三分频单元的输入端连接信号接入端，所述时钟正沿触发三分频单元的时钟输出端连接所述第二延迟单元的输入端，所述第二延迟单元的输出端连接所述输出单元的第二输入端，所述时钟正沿触发三分频单元的数据输出端连接所述输出单元的输出端；

所述输出单元，用于对接入的两种时钟信号进行同时为高电平时输出为低电平，非同时为高电平时输出为高电平的整合处理；或是，进行同时低电平输出为低电平，非同时为低电平时输出的整合处理。

可选地，所述第一延迟单元和所述第二延迟单元用于调节的延时时长t1为整合处理后的时钟信号周期的1/6。

可选地，所述时钟负沿触发三分频单元包括第一D触发器和反相器，其中：

所述第一D触发器的时钟输入端连接反相器的输出端，所述反相器的输入端接所述信号接入端，第一D触发器的数据输入端接所述输出单元的输出端，第一D触发器的正向输出端接第一延时单元的输入端；

所述时钟正沿触发三分频单元包括第二D触发器，其中：

第二D触发器的时钟输入端接入所述信号接入端，第二D触发器的数据输入端接所述输出单元的输出端，第二D触发器的正向输出端接第二延时单元的输入端。

可选地，所述第一延迟单元包括第一可调延迟单元和第一或门单元，所述第二延迟单元包括第二可调延迟单元和第二或门单元，所述输出单元包括与非门单元，其中：

第一可调延时单元的输入端接所述第一D触发器的正向输出端，第一可调延时单元的输出端接第一或门单元的一输入端，所述第一或门单元的另一输入端接所述第一D触发器的正向输出端；

第二可调延时单元的输入端接第二D触发器的正向输出端，第二可调延时单元的输出端接第二或门单元的一输入端，所述第二或门单元的另一输入端接所述第二D触发器的正向输出端；

所述与非门单元的第一输入端接第一或门单元的输出端，第二输入端接第二或门单元的输出端；