[实用新型]一种编程器高速IO与高压电路并存的电路

说明书

本实用新型公开了一种编程器高速IO与高压电路并存的电路，包括FPGA芯片U1A、MOS管M1、电阻RS1、三极管QC1、三极管QP1和三极管QN1，所述FPGA芯片U1A的IO供电脚连接程控可变电压VCCIO，FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接程控可变电压VG，MOS管M1的漏极连接锁紧座ZIF1和VDD/VPP/GND驱动电路。使用本实用新型电路结构，通用编程器产品的IO时钟速度可以达到60MHz，远远超过其他公司的同类产品。而且因为VPP高压不会加到FPGA IO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，而目前同类产品都需要额外的电源适配器。

技术领域

本实用新型涉及编程器技术领域，具体是一种编程器高速IO与高压电路并存的电路。

背景技术

目前，其他公司的全驱通用编程器，所采用的IO驱动结构如图1所示(实际产品有48到144路相同的IO驱动电路)，ZIF1是编程器锁紧座接口,接目标芯片的引脚，这些引脚的功能可以是通用IO，芯片供电VDD，芯片编程高压VPP或者电源GND，所以需要配上图1这样的电路来完成不同的功能。这种电路结构存在一个瓶颈，就是编程时IO的速度上不去，尤其是目标芯片内置弱上拉双向IO的数据总线，比如NAND闪存，读写速度很难超过1MB/S。另外VPP电路的功耗非常大，RS1必须使用大功率的电阻，发热量大。

具体原因如下：QC1/QP1/QN1这三个三极管的CE极之间都存在结间电容，不同型号的三极管，这个电容的容量在数pF到数十pF之间，这些结间电容与RS1构成了RC积分电路，致使高速IO信号波形出现严重失真，限制了编程器读写速度的提升。

如果要解决速度瓶颈，只有两个途径，一是降低三极管PN结电容，这个因半导体工艺的限制，目前很难做出PN结电容更小的三极管。

二是减小RS1的阻值，但这个电路中,RS1又作为VPP电压的限流电阻，保护FPGA IO不被烧坏，假设VPP＝21.5V，VCCIO＝3.3V，QP1导通，此时RS1两端压降为21.5-3.3-0.7＝17.5V，RS1功耗为U2/R＝0.93W，这个功耗相当大。如果将RS1减小到100欧，那么RS1的功耗将达到3.06W，很显然已经远远超过普通贴片电阻的最大功率了，整机的功耗也将非常大，所以想要提高速度，就必须解决VPP供电和RS1电阻、三极管结间电容的矛盾。

实用新型内容

本实用新型的目的在于提供一种编程器高速IO与高压电路并存的电路，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种编程器高速IO与高压电路并存的电路，包括FPGA芯片U1A、MOS管M1、电阻RS1、三极管QC1、三极管QP1和三极管QN1，所述FPGA芯片U1A的IO供电脚连接程控可变电压VCCIO，FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接程控可变电压VG，MOS管M1的漏极连接二极管DC1的阴极、锁紧座ZIF1、三极管QP1的集电极和三极管QN1的集电极，二极管DC1的阳极连接三极管QC1的集电极，三极管QC1的基极连接VDD驱动芯片，三极管QC1的发射极连接电源VDD，三极管QP1的发射极连接电源VPP，三极管QP1的基极连接VPP驱动芯片，三极管QN1的基极连接GND驱动芯片，三极管QN1的发射极连接GND。

作为本实用新型的进一步方案：所述程控可变电压VCCIO的电压范围为DC1.2–3.6V。

作为本实用新型的进一步方案：所述电源VDD电压范围为DC1.2–6.5V。

作为本实用新型的进一步方案：所述电源VPP电压范围通常为DC6-25V。

作为本实用新型的进一步方案：所述程控可变电压VG由MCU或FPGA程序控制。