[实用新型]一种FPGA高速信号采集设备

权利要求书

1.一种FPGA高速信号采集设备，其特征在于，包括：

主控芯片，采用ARM-A9系列芯片；

FPGA芯片，采用EP4CE15F17系列芯片，所述FPGA的引脚DIFFCLK_5n、引脚DIFFIO_T23n、引脚DIFFIO_T32n、引脚DIFFIO_T32p、引脚DIFFIO_R2p、引脚DIFFIO_R2n、引脚引脚DIFFIO_R15n、引脚RDN4分别与所述主控芯片的引脚10～15、引脚50和引脚53依次对应连接；所述FPGA芯片的引脚DIFFIO_T19p、引脚IO_0、引脚DIFFIO_T13p、引脚VRESB8N0、引脚DIFFIO_T11p、引脚DIFFIO_T4n、引脚IO_3、引脚DIFFIO_T9n、引脚DIFFIO_T17p、引脚DIFFIO_T12n、引脚IO_1、引脚DIFFIO_T11n、引脚DIFFIO_T21p、引脚DIFFIO_T12p、引脚DIFFIO_T6p、引脚DIFFIO_T9p分别与所述主控芯片的引脚85、引脚86、引脚114、引脚115、引脚58～60、引脚63～68和引脚77～79依次对应连接；所述FPGA的引脚DIFFIO_T20n、引脚DIFFIO_T20p和引脚DIFFIO_T19n分别与所述主控芯片的引脚137、引脚118和引脚122依次对应连接；所述FPGA芯片的引脚PLL2_CLKOUTn和引脚PLL2_CLKOUTp分别和所述主控芯片的引脚25和引脚119连接；所述FPGA芯片的引脚VREFB7N0与所述主控芯片的引脚123连接；所述FPGA芯片的引脚DIFFCLK_5p与所述主控芯片的引脚117连接；

第一光隔离器的引脚CAT1和引脚CAT2分别与所述FPGA芯片的引脚VREFB2N1和引脚VREFB1N0连接；所述第一光隔离器的引脚AN1和引脚AN2通过第一排阻与第一3.3V直流电源连接；

第二光隔离器的引脚CAT1和引脚CAT2分别与所述FPGA芯片的引脚DIFFIO_L18n和引脚DIFFIO_L9n连接；所述第二光隔离器的引脚AN1和引脚AN2通过所述第一排阻与所述第一3.3V直流电源连接；

第三光隔离器的引脚CAT1和引脚CAT2分别与所述FPGA芯片的引脚DIFFIO_L19n和引DIFFIO_L3p连接；所述第三光隔离器的引脚AN1和引脚AN2通过第二排阻与第二3.3V直流电源连接；

第四光隔离器的引脚CAT1和引脚CAT2分别与所述FPGA芯片的引脚VREFB2N0引脚PLL3_CLKOUTp连接；所述第四光隔离器的引脚AN1和引脚AN2通过所述第二排阻与所述第二3.3V直流电源连接；

第一双位双电源总线收发器的引脚1A、引脚2A、引脚5A和引脚6A分别与所述第一光隔离器的引脚VO1～VO2和所述第二光隔离器的引脚VO1～VO2连接；

第二双位双电源总线收发器的引脚1A、引脚2A、引脚5A和引脚6A分别与所述第三光隔离器的引脚VO1～VO2和所述第四光隔离器的引脚VO1～VO2连接。

2.根据权利要求1所述的FPGA高速信号采集设备，其特征在于，还包括时钟电路：

有源晶振，其引脚1与电阻R136的一端连接，所述电阻R136的另一端与第四3.3V直流电源连接；

所述有源晶振的引脚2接地；

所述有源晶振的引脚3与电阻R137的一端连接，所述电阻R137的另一端与所主控芯片的引脚23连接；

所述有源晶振的引脚3还与电阻R138的一端连接，所述电阻R138的另一端与所述FPGA芯片的DIFFCLK_2n连接；

所述有源晶振的引脚4与电容C106的一端连接，所述电容C106的另一端接地；所述有源晶振的引脚4还与贴片磁珠FB21的一端连接，所述贴片磁珠FB21的另一端接第五3.3V直流电源。