[实用新型]一种FPGA高速信号采集设备

说明书

本实用新型公开了一种FPGA高速信号采集设备，其核心板采用8层板电路布局设计，以主CPU（MCIMX6U5EVM10AC双核ARM‑A91.0Ghz‑20‑105℃）为核心，通过EP4CE15F17系列芯片实现了信息高速采集以及外扩多路串口总线的数据交换、外部高精度模拟量的采集与处理功能。

技术领域

本实用新型涉及通信技术领域，具体涉及一种FPGA高速信号采集设备。

背景技术

伴随互联网信息技术的高速发展及深层次应用，数据的存储量呈现爆炸式增长，云计算与分布式系统成为了大数据量处理的主要趋势。其中，分布式数据库为结构化的大数据提供了高性能、高可靠性、易扩展的读写功能，在大型互联网公司中得到了广泛的应用，包括现常用来存储海量数据的HBase数据库等。

为了适应海量数据的处理速度，对读写设备的信息采集速度进行提升成为亟待解决的问题。

实用新型内容

有鉴于此，本实用新型实施例提供了一种FPGA高速信号采集设备，以提升读写设备的信息采集速度。

本实用新型实施例提供了一种FPGA高速信号采集设备，包括：

主控芯片，采用ARM-A9系列芯片；

FPGA芯片，采用EP4CE15F17系列芯片，FPGA的引脚DIFFCLK_5n、引脚DIFFIO_T23n、引脚DIFFIO_T32n、引脚DIFFIO_T32p、引脚DIFFIO_R2p、引脚DIFFIO_R2n、引脚引脚DIFFIO_R15n、引脚RDN4分别与主控芯片的引脚10～15、引脚50和引脚53依次对应连接；FPGA芯片的引脚DIFFIO_T19p、引脚IO_0、引脚DIFFIO_T13p、引脚VRESB8N0、引脚DIFFIO_T11p、引脚DIFFIO_T4n、引脚IO_3、引脚DIFFIO_T9n、引脚DIFFIO_T17p、引脚DIFFIO_T12n、引脚IO_1、引脚DIFFIO_T11n、引脚DIFFIO_T21p、引脚DIFFIO_T12p、引脚DIFFIO_T6p、引脚DIFFIO_T9p分别与主控芯片的引脚85、引脚86、引脚114、引脚115、引脚58～60、引脚63～68和引脚77～79依次对应连接；FPGA的引脚DIFFIO_T20n、引脚DIFFIO_T20p和引脚DIFFIO_T19n分别与主控芯片的引脚137、引脚118和引脚122依次对应连接；FPGA芯片的引脚PLL2_CLKOUTn和引脚PLL2_CLKOUTp分别和主控芯片的引脚25和引脚119连接；FPGA芯片的引脚VREFB7N0与主控芯片的引脚123连接；FPGA芯片的引脚DIFFCLK_5p与主控芯片的引脚117连接；

第一光隔离器的引脚CAT1和引脚CAT2分别与FPGA芯片的引脚VREFB2N1和引脚VREFB1N0连接；第一光隔离器的引脚AN1和引脚AN2通过第一排阻与第一3.3V直流电源连接；

第二光隔离器的引脚CAT1和引脚CAT2分别与FPGA芯片的引脚DIFFIO_L18n和引脚DIFFIO_L9n连接；第二光隔离器的引脚AN1和引脚AN2通过第一排阻与第一3.3V直流电源连接；

第三光隔离器的引脚CAT1和引脚CAT2分别与FPGA芯片的引脚DIFFIO_L19n和引DIFFIO_L3p连接；第三光隔离器的引脚AN1和引脚AN2通过第二排阻与第二3.3V直流电源连接；

第四光隔离器的引脚CAT1和引脚CAT2分别与FPGA芯片的引脚VREFB2N0引脚PLL3_CLKOUTp连接；第四光隔离器的引脚AN1和引脚AN2通过第二排阻与第二3.3V直流电源连接；

第一双位双电源总线收发器的引脚1A、引脚2A、引脚5A和引脚6A分别与第一光隔离器的引脚VO1～VO2和第二光隔离器的引脚VO1～VO2连接；