[实用新型]一种MOSFET功率器件

说明书

本实用新型涉及芯片技术领域，特别涉及一种MOSFET功率器件。所述一种MOSFET功率器件，包括：N+衬底层，所述N+衬底层上设置有N‑外延层，所述N‑外延层上部设置有P‑BODY区，所述P‑BODY区下部设置有高掺杂区，所述P‑BODY区上部设置有Source区，所述P‑BODY区深度值大于等于6um。本技术方案中的P‑BODY区深度值大于等于6um，通过增加P‑BODY区深度，可以有效减小元胞间距，将漏极加偏压后，P‑BODY区和N‑外延层可以迅速连起来类似平面结，则器件的耐压比较理想而且稳定。通过在P‑BODY区下部设置有高掺杂区减小基区电阻，可有效避免寄生三极管误导通。

技术领域

本实用新型涉及芯片技术领域，特别涉及一种MOSFET功率器件。

背景技术

在现有的MOSFET器件的结构内部中，由N+源极/P-基区/N-EPI层形成了一个寄生的三极管，电流流过的通路包括空穴电流流过的路径就有可能产生高的电流密度，基极电流增加和三极管的放大作用促使局部的三极管导通。此状态发生后，栅极不再能够关断MOSFET的电流。由于局部的不一致性，那些弱的单元，寄生的三极管导通后，由于NPN管有负的温度系数，在高温大电流的条件下导通，会导致温度越高的单元分担越多的电流，这样在弱的单元，产生电流熔丝效应，从而导致失效发生。所以如何避免寄生三极管导通，成为提高器件抗雪崩能力的一个主要研究方向。

实用新型内容

为此，需要提供一种MOSFET功率器件，用以解决MOSFET抗雪崩能力弱的问题。具体技术方案如下：

一种MOSFET功率器件，包括：N+衬底层，所述N+衬底层上设置有N-外延层，所述N-外延层上部设置有P-BODY区，所述P-BODY区下部设置有高掺杂区，所述P-BODY区上部设置有Source区，所述P-BODY区深度值大于等于6um，所述N-外延层上设置有栅氧化层，所述栅氧化层上设置有多晶硅层，所述多晶硅层上设置有介质层，所述介质层上设置有金属层，所述金属层S极与所述Source区连接。

进一步的，所述P-BODY区深度值为6-9um。

进一步的，所述P-BODY区数量为多个。

进一步的，所述P-BODY区下部设置有一个高掺杂区。

进一步的，所述P-BODY区上部设置有两个Source区。

本实用新型的有益效果是：本技术方案中的P-BODY区深度值大于等于6um，通过增加P-BODY区深度，可以有效减小元胞间距，将漏极加偏压后，P-BODY区和N-外延层可以迅速连起来类似平面结，则器件的耐压比较理想而且稳定。P-BODY区深度增加，利于在P-BODY区下部设置有高掺杂区，P-BODY区即寄生三极管的基区，掺杂浓度增加，即可降低电阻。减小P-BODY区底部电阻即减小寄生三极管的基区电阻，当基区电阻Rb过大，基区通过电流时，当Vb＝Ib*Rb0.7V时寄生三极管会导通并形成正反馈，Ib电流会越来越大，器件持续发热导致器件热失效，所以通过在P-BODY区下部设置有高掺杂区减小基区电阻，可有效避免寄生三极管误导通。

附图说明

图1为具体实施方式所述一种MOSFET功率器件的元胞剖面结构示意图；

图2为具体实施方式所述一种MOSFET功率器件的元胞剖面结构示意图。

附图标记说明：

1、N+衬底层，

2、N-外延层，

3、P-BODY区，

4、高掺杂区，

5、Source区，

6、栅氧化层，

7、多晶硅层，