[实用新型]一种多层堆叠的LDMOS功率器件

说明书

本实用新型公开一种多层堆叠的LDMOS功率器件，利用两个以上MOS器件单元堆叠所形成的双漂移区，而使得下方漂移区的顶部引入P重掺杂区和N重掺杂区，这样不仅增加一条新的电流路径，提升了开态时的工作电流；而且降低了下方漂移区栅漏两极的电场峰值，同时在器件内部引入了两个新的电场峰值，优化了器件的内部电场强度，改善器件内部的电场分布，从而提高了器件的耐压特性。此外，还通过在双漂移区之间引入轻掺杂的交叠浮空层辅助耗尽，以有效增加双漂移区的掺杂浓度，进一步改善耐压特性。再者，通过上部漂移区的底部引入重掺杂的单元内埋层和在双漂移区之间的轻掺杂区中引入重掺杂的单元内浮空层来进一步改善器件的耐压特性。

技术领域

本实用新型涉及功率半导体器件技术领域，具体涉及一种多层堆叠的LDMOS功率器件。

背景技术

MOSFET是功率器件中相当成熟的一种器件。作为一种电压控制型器件，MOSFET具有驱动简单，输入阻抗高，泄漏电流小，噪声系数小等优点，在功率器件市场得到了广泛的应用。而MOSFET作为一种多数载流子导电器件，开关时间很短，工作频率可以达到很高，相对于双极型器件只能应用在低频领域，MOSFET的应用范围更广。

在MOSFET功率器件中，按照其工作时电流的流动路径可分为LDMOS和VDMOS两大类。对于LDMOS而言，击穿电压(BV)和比导通电阻(Ron.sp)是衡量器件性能的两个关键参数，国内外研究人员一直致力于得到高击穿电压(即高耐压)和低比导通电阻的LDMOS器件。然而，在LDMOS器件中，器件的比导通电阻随着击穿电压的增加以2.5次方的关系急剧增加，因此击穿电压的增大势必会导致比导通电阻的增加，即工作电流的减小；工作电流的增加也同时会因比导通电阻的减小而使击穿电压降低。怎样折衷并且改善这两者之间的关系，一直是功率器件研究的重点及热点方向。

为此，研究人员提出了一系列改善这一问题的方法。常见的改善方法包括RESURF技术(Reduced Surface Field)、场板技术(FP，Field Plate)、场限环(FLR，Field LimitRing)、横向变掺杂技术(Variation of Lateral Doping，VLD)、结终端扩展(JTE，JunctionTermination Extension)等。这些技术可以有效地缓解主结表面附近的电场集中效应，提高器件的击穿电压，同时改善了比导通电阻，增大了器件的工作电流。然而，要得到高电压大电流的LDMOS功率器件，其比导通电阻随器件击穿电压的提高而急剧上升的这一问题仍然存在，即要得到高耐压的LDMOS器件，必须增大漂移区长度或减少漂移区掺杂浓度，这就造成了在不牺牲工作电流的情况下，高耐压LDMOS器件的占用面积会大幅增加，这与集成电路小型化的趋势相矛盾。

实用新型内容

本实用新型所要解决的是现有LDMOS功率器件无法兼顾高耐压和低比导通电阻的问题，提供一种多层堆叠的LDMOS功率器件，旨在得到高击穿电压LDMOS器件的情况下，获得较大的工作电流，改善器件特性。

为解决上述问题，本实用新型是通过以下技术方案实现的：

一种多层堆叠的LDMOS功率器件，包括2个以上的MOS器件单元；

每个MOS器件单元由掺杂层、漂移层、体区、第一重掺杂区、第二重掺杂区和第三重掺杂区组成；漂移层位于掺杂层的正上方；第一重掺杂区、第二重掺杂区和第三重掺杂区自左而右分布在漂移层的顶部，其中第一重掺杂区位于漂移层的顶部最左侧，第二重掺杂区与第一重掺杂区相贴，第三重掺杂区位于漂移层的顶部的最右侧；体区位于漂移层的左侧上部，且第一重掺杂区和第二重掺杂区均处于体区之内；掺杂层、体区和第一重掺杂区的掺杂极性相同；漂移层、第二重掺杂区和第三重掺杂区的掺杂极性相同；掺杂层和漂移层的掺杂极性相反；第一重掺杂区和第二重掺杂区的顶部相连后，形成MOS器件单元的源极；第二重掺杂区右侧的体区的顶部，形成MOS器件单元的栅极；第三重掺杂区的顶部，形成MOS器件单元的漏极；