[实用新型]套刻对准标记有效
申请号: | 202020992245.8 | 申请日: | 2020-06-03 |
公开(公告)号: | CN212515348U | 公开(公告)日: | 2021-02-09 |
发明(设计)人: | 马卫民;韩春营;刘成成;黄守艳 | 申请(专利权)人: | 中科晶源微电子技术(北京)有限公司 |
主分类号: | G03F9/00 | 分类号: | G03F9/00;G03F7/20 |
代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 王益 |
地址: | 100176 北京市大兴区北京*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 对准 标记 | ||
提出一种位于已形成图案的晶片中的套刻对准标记,所述晶片具备位于其第一层中的下层图案和位于其第一层上方的第二层中的上层图案,所述套刻对准标记包括:第一图案,作为所述下层图案的一部分且包括:形成于所述第一层的一对实体特征;第二图案,作为所述上层图案的一部分且包括:形成于所述第二层的两对镂空特征,一对镂空特征的几何中心连线与另一对镂空特征的几何中心连线分别沿正交的两方向延伸,所述一对实体特征在晶片上的正投影与所述两对镂空特征中的相应一对镂空特征在晶片上的正投影至少部分地重叠。
技术领域
本公开涉及半导体制造和检测领域,更具体地涉及(特别是用于SEM成像的)一种套刻对准标记。
背景技术
在半导体器件制造技术中,通常利用光刻工艺将掩膜版上的掩膜图案转移到晶片表面的光刻胶层中。光刻工艺典型地包括光刻胶涂覆、掩膜、曝光、显影等步骤。随着半导体器件的集成度不断提高,器件的特征尺寸不断缩小,工艺也越来越复杂。为了达到良好的器件性能,各层光刻图案有严格的特征尺寸要求,缩小半导体器件尺寸的方式,通常除了通过缩小线宽来增大器件的布局密度,还例如包括通过增加光刻层数来进一步提高器件的集成度。由此,在多层光刻工艺中,各个工艺层之间的对准是对生产过程的基本要求之一,因而必须对层间套刻误差进行测量和校正,以实现所需的套刻精度,以确保各层之间的精确套刻对准。套刻误差表征多层各自图案的位置偏移程度,通常通过两层或者三层之间的套刻误差来评估光刻工艺过程中的套刻精度。套刻精度不仅取决于机台的定位精度与加工工艺的精度,也受制于控制系统的完善程度。
套刻精度对光刻工艺以及产品良率的重要性不言而喻,因而套刻误差的检测与套刻精度的控制就显得尤为重要。在相关技术中一个共同特点是通过测量事先设计的专用套刻测量标记来确定套刻误差。然而实际应用中,特别是在特定场合(诸如器件的开发研制过程或者在后期查错过程中)可能发生专用套刻测量标记缺失的情形,使得相关技术的套刻误差测量失效。
本公开实施例更具体地涉及CDSEM测量即采用SEM测量图形的关键尺寸,SEM测量的CD值例如是光刻胶在曝光和显影后形成的光刻胶图形的尺寸,只有在SEM测量结果符合要求时,才进行后续的例如离子注入或刻蚀等工艺。关于CDSEM测量,通常需要先进行利用光学显微镜的对准,继而进行利用SEM的对准,然后实施SEM测量CD值。为了实现利用SEM的对准,需要进行SEM的套刻对准标记的设置,特别是利用图形化之后的晶片的已有的特定几何图案来充当套刻对准标记。
实用新型内容
为了解决现有技术中存在的上述问题和缺陷的至少一个方面,本公开提供了一种套刻对准标记。
为实现上述目的,所述技术方案如下:
根据本公开实施例的第一方面,提供了一种位于已形成图案的晶片中的套刻对准标记,所述晶片具备位于所述晶片的第一层中的下层图案和位于所述晶片的第一层上方的第二层中的上层图案,所述套刻对准标记包括:第一图案,作为所述下层图案的一部分且包括:形成于所述第一层的一对实体特征;第二图案,作为所述上层图案的一部分且包括:形成于所述第二层的两对镂空特征,一对镂空特征的几何中心连线与另一对镂空特征的几何中心连线分别沿正交的两方向延伸,所述一对实体特征在晶片上的正投影与所述两对镂空特征中的相应一对镂空特征在晶片上的正投影至少部分地重叠。
根据本公开的示例性实施例,所述一对实体特征设计成第一层中的关于第一参考点成中心对称和镜像对称的具备条形截面的两个实体图案,所述两对镂空特征设计成第二层中的具备矩形截面的两对通孔且各对通孔的几何中心连线分别沿正交的所述两方向延伸,其中一对通孔作为能够透过其而至少部分地观察到所述一对实体特征的所述相应一对镂空特征,另一对通孔关于第二参考点成中心对称和镜像对称,所述相应一对镂空特征的几何中心连线的延伸方向作为第一方向;以及所述条形截面的沿与第一方向正交的第二方向延伸的两个对置侧边从所述相应一对镂空特征至少部分地暴露。
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