[实用新型]垂直功率MOS半导体器件

说明书

本实用新型公开一种垂直功率MOS半导体器件，包括：位于硅片下表面的重掺杂N型漏极区和位于硅片上表面的中掺杂P型基极区，所述重掺杂N型漏极区和中掺杂P型基极区之间具有一轻掺杂N型漂移区，一位于中掺杂P型基极区中沟槽延伸至轻掺杂N型漂移区下部；位于N型漂移区内且包覆于沟槽下部的外侧壁上具有一P型掺杂扩散区，此P型掺杂扩散区上端面与P型基极区的下表面接触；所述沟槽内下部具有第二N型源极部，此沟槽内上部具有栅极部。本实用新型垂直功率MOS半导体器件可提高轻掺杂N型漂移区的掺杂浓度，增加耐压的情况下，将关断时将导通电阻降低。

技术领域

本实用新型涉及MOSFET器件技术领域，尤其涉及一种垂直功率MOS半导体器件。

背景技术

MOSFET（金属氧化物半导体场效应晶体管），其管子呈截止状态，当加上合适的VGS后，多数载流子被吸引到栅极，从而使多晶栅极下的载流子增强，形成导电沟道。

发明内容

本实用新型的目的是提供一种垂直功率MOS半导体器件，该垂直功率MOS半导体器件可提高轻掺杂N型漂移区的掺杂浓度，增加耐压的情况下，将关断时将导通电阻降低。

为达到上述目的，本实用新型采用的技术方案是：一种垂直功率MOS半导体器件，包括：位于硅片下表面的重掺杂N型漏极区和位于硅片上表面的中掺杂P型基极区，所述重掺杂N型漏极区和中掺杂P型基极区之间具有一轻掺杂N型漂移区，一位于中掺杂P型基极区中沟槽延伸至轻掺杂N型漂移区下部，所述中掺杂P型基极区上部内且位于沟槽的周边具有第一重掺杂N型源极区，一介质层覆盖于沟槽上并延伸至第一重掺杂N型源极区内侧边缘的上方，一上金属层位于中掺杂P型基极区和第一重掺杂N型源极区外侧边缘的上方，一下金属层位于重掺杂N型漏极区与轻掺杂N型漂移区相背的表面；

位于N型漂移区内且包覆于沟槽下部的外侧壁上具有一P型掺杂扩散区，此P型掺杂扩散区上端面与P型基极区的下表面接触；

所述沟槽内下部具有第二N型源极部，此沟槽内上部具有栅极部， 所述第二N型源极部和栅极部与沟槽之间填充有第一氧化硅层，所述第二N型源极部和栅极部之间通过第二氧化硅层隔离。

上述技术方案中进一步改进的方案如下：

1. 上述方案中，所述中掺杂P型基极区深度与第一重掺杂N型源极区深度的深度比为10：2~4。

2. 上述方案中，所述栅极部与沟槽之间的第一氧化硅层厚度小于第二N型源极部与沟槽之间的第一氧化硅层厚度。

由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：

本实用新型垂直功率MOS半导体器件，其沟槽内下部具有第二N型源极部，此沟槽内上部具有栅极部， 所述第二N型源极部和栅极部与沟槽之间填充有第一氧化硅层，所述第二N型源极部和栅极部之间通过第二氧化硅层隔离，可提高轻掺杂N型漂移区的掺杂浓度，增加耐压的情况下，将关断时将导通电阻降低；还有，其N型漂移区内且包覆于沟槽下部的外侧壁上具有一P型掺杂扩散区，此P型掺杂扩散区上端面与P型基极区的下表面接触，提高了器件的反向电压阻断能力。

附图说明

附图1为本实用新型垂直功率MOS半导体器件结构示意图；

附图2为本实用新型垂直功率MOS半导体器件的局部结构示意图。

以上附图中：1、硅片；2、重掺杂N型漏极区；3、中掺杂P型基极区；4、轻掺杂N型漂移区；5、沟槽；6、第一重掺杂N型源极区；7、上金属层；8、第二N型源极部；9、栅极部；10、第一氧化硅层；11、第二氧化硅层；12、介质层；13、下金属层；14、P型掺杂扩散区。

具体实施方式