[实用新型]集成电路、测温装置和电子设备

说明书

本申请涉及一种集成电路、测温装置和电子设备，集成电路包括依次层叠设置的基材层、导电层和芯片，导电层包括薄膜电阻，薄膜电阻为导电线绕折而成并贴附于基材层和芯片之间，且芯片到基材层的投影覆盖薄膜电阻，薄膜电阻与芯片的对应引脚电连接。采用薄膜电阻替代传统的贴片电阻并贴附在芯片的底部，可有效减小所占用的空间，从而减小集成电路的体积，有利于产品小型化封装。

技术领域

本申请涉及集成电路设计技术领域，特别是涉及一种集成电路、测温装置和电子设备。

背景技术

随着科技的发展和社会的不断进步，各种类的电子产品在人们日常工作和生活中起着越来越重要的作用，对电子产品内部的集成电路的要求也越来越高。传统的集成电路设计是在基底上设置芯片后，采用贴片操作在芯片周围设置电阻等电子元器件，然后将电子元件器与芯片的引脚连接。由于是在芯片周围设置贴片电阻来设计集成电路，占用较大的空间，会导致集成电路体积过大。

实用新型内容

基于此，有必要针对传统的集成电路体积过大的问题，提供一种可减小集成电路体积的集成电路、测温装置和电子设备。

一种集成电路，包括依次层叠设置的基材层、导电层和芯片，所述导电层包括薄膜电阻，所述薄膜电阻为导电线绕折而成并贴附于所述基材层和所述芯片之间，且所述芯片到所述基材层的投影覆盖所述薄膜电阻，所述薄膜电阻与所述芯片的对应引脚电连接。

上述集成电路，导电层的薄膜电阻采用导电线绕折而成并贴附于基材层和芯片之间，且芯片到基材层的投影覆盖薄膜电阻。采用薄膜电阻替代传统的贴片电阻并贴附在芯片的底部，可有效减小所占用的空间，从而减小集成电路的体积，有利于产品小型化封装。

在其中一个实施例中，所述基材层为PI(Polyimide，聚酰亚胺)层，和/或所述基材层的厚度为50微米至500微米。基材层采用PI层，耐高温且绝缘性强，可提高集成电路的使用可靠性。基材层的厚度设置为50微米至500微米，可避免厚度过大影响集成电路的整体厚度，也可避免厚度过小容易损坏薄膜电阻。

在其中一个实施例中，所述导电线为金属线或导电薄膜蚀刻成的绕折线。采用金属线绕折制作薄膜电阻，或采用导电薄膜蚀刻成的绕折线制作薄膜电阻，操作简便可靠。

在其中一个实施例中，所述金属线为铜镍合金线，和/或所述金属线的方阻为2.5欧姆至10欧姆。金属线具体采用铜镍合金线，具有强度高、高耐蚀性、高硬度、电阻低等特点。将金属线的方阻为2.5欧姆至10欧姆，方便结合具体的电阻值需要进行线宽线距设计，在满足电阻值需要的前提下减少薄膜电阻所占空间。

在其中一个实施例中，所述薄膜电阻由导电线沿第一方向往返绕折形成，或所述薄膜电阻由导电线沿第二方向往返绕折形成；其中，所述第一方向为所述芯片设置有引脚的一侧向所述芯片设置有引脚的相对另一侧的方向，所述第二方向与所述第一方向垂直。可根据芯片的实际尺寸选择导电线的绕着方向，方便进行多个薄膜电阻的绕折布局。

在其中一个实施例中，所述导电线的线宽线距为2微米至50微米，和/或所述导电线的线宽线距相等。将导电线的线宽线距设计为2微米至50微米，可方便根据实际的电阻值需要进行线宽线距调整，避免线宽线距过小难以加工制作，以及避免线宽线距过大导致占用过多空间。将导电线的线宽线距设计为相等，同样方便结合实际的电阻值需要进行调整，还可方便进行加工控制。

在其中一个实施例中，集成电路还包括绝缘层，所述绝缘层设置于所述导电层和所述芯片之间。在导电层和芯片之间设置绝缘层，防止导电层的薄膜电阻与芯片底部短路，提高了集成电路的使用可靠性。

在其中一个实施例中，所述绝缘层的厚度为8微米至30微米。将绝缘层的厚度设计为8微米至30微米，可避免厚度过小无法隔绝薄膜电阻与芯片底部，也可避免厚度过大影响集成电路的整体厚度。

一种测温装置，包括热电偶和上述的集成电路，所述热电偶连接所述集成电路。