[实用新型]一种使芯片待机快速下电的低功耗电路

说明书

本实用新型公开了一种使芯片待机快速下电的低功耗电路，包括电源、电源开关控制电路、负载开关控制电路以及系统后级电路的等效电阻R5和等效电容C2，电源开关控制电路用于控制所述负载开关控制电路、等效电阻R5和等效电容C2与所述电源的接通或断开，负载开关控制电路包括负载电阻R2，负载电阻R2接地，负载电阻R2连接三极管Q2的发射极，三极管Q2的集电极接地，基极连接限流电阻R4的第一端，限流电阻R4的第二端以及所述电源开关控制电路的控制信号输入端连接。通过该电路实现对负载的动态控制：工作时断开负载不影响整机功耗；待机时快速响应导通，使负载电阻接入电路，消耗电路中残余电量，实现该路电源快速下电。

技术领域

本实用新型涉及电子技术领域，具体的说，是一种使芯片待机快速下电的低功耗电路。

背景技术

目前芯片系统速率越来越高，搭配DDR、Flash容量越来越大，外围电源电路也越来越复杂。一般芯片系统需要多组电源协同供电，多组电源协同就存在时序要求。例如“主芯片(或者SOC芯片)的CPU电压3.3V必须下电到1.2V后，主芯片(或者SOC芯片)的GPU电压才能再下电”“低电压先下电，3.3V后下电”等。芯片如果下电时序不满足要求会存在芯片系统反复重启、待机闪屏、死机甚至损坏芯片等风险。

现有芯片系统下电时序一般通过以下两种方案调整；

一、通过外围增加单片机系统，单片机分别控制每路电源的使能信号，通过控制每路电源的关断时间，从而实现对上下电时序的调整；该方案采用单片机成本高，单片机还需要开发程序，增加整机的成本和技术稳定性。

二、通过在电源上增加负载电阻的方式，实现部分电源待机快速下电，原理如图1所示，该电路电阻R2为负载电阻。待机时控制信号STANDBY_PWROFF为低电平，MOS管Q1关断，实现3V3_MOS和3V3_MOS_CPU的断开，电阻R2作为负载，快速消耗3.3V_MOS_CPU中残余的电能，达到该路电源快速下电的目的。但主机正常工作状态，电阻R2作为负载电阻仍然会消耗大量能量；以电阻R2等于100欧姆，设备每天工作8小时为例，该负载电阻功率为0.1W，将使整机在工作和待机状态增加0.1W的功率，一台设备一年将多消耗电量292WH，造成严重资源浪费。

实用新型内容

本实用新型的目的在于提供一种使芯片待机快速下电的低功耗电路，用于解决现有技术中增加负载电阻方式实现电源待机快速下电时导致在正常工作状态耗能较大的问题。

本实用新型通过下述技术方案解决上述问题：

一种使芯片待机快速下电的低功耗电路，包括电源、电源开关控制电路、负载开关控制电路以及系统后级电路的等效电阻R5和等效电容C2，所述电源开关控制电路用于控制所述负载开关控制电路、等效电阻R5和等效电容C2与所述电源的接通或断开，负载开关控制电路包括负载电阻R2，负载电阻R2接地，所述负载电阻R2与接地之间连接三极管Q2的发射极，三极管Q2的集电极接地，三极管Q2的基极连接限流电阻R4的第一端，限流电阻R4的第二端以及所述电源开关控制电路的控制信号输入端连接。

设备工作时，控制信号输入端输入高电平，电源开关控制电路导通，负载开关控制电路、系统后级电路上电，同时，由于负载开关控制电路中三极管Q2关断，负载电阻R2不工作，不影响整机功耗；设备待机时，控制信号输入端由高电平转为低电平，电源开关控制电路关断，负载开关控制电路、系统后级电路与电源端开，在断电瞬间系统后级电路的等效储能电容C2，存储大量电量，此时负载开关控制电路中的三极管Q2快速导通，负载电阻R2接入电路工作，快速消耗系统后级电路的残余的电能。当限流电阻R4两端并联有加速电容C1时，缩短了三极管Q2的饱和导通时间，实现了负载电阻R2快速接入电路。本实用新型解决了传统电路中如果仅仅依靠系统后级电路的等效电阻R5的消耗，该路电源下电速度会非常缓慢；而通过传统方式增加大负载电阻R2，会增加整机功耗，造成资源浪费的问题。