[实用新型]集成电路

说明书

本公开的实施例涉及集成电路。根据本公开的一方面，提供了一种集成电路，包括：半导体衬底，具有正面、第一区域和第二区域；其中，半导体衬底的第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，第一沟槽竖直延伸到半导体衬底中，相对于正面下到第一深度；以及其中，半导体衬底的第二区域包括被形成在第二沟槽中的电容元件的竖直电极，第二沟槽竖直延伸到半导体衬底中，相对于正面下到第二深度；其中，第二深度比第一深度浅。利用本公开的实施例，使得由泄漏引起的寄生效应减小；使得逻辑部分经受很少的来自浅沟槽隔离的机械应力；以及具有与电容结构的深度无关的特性的掩埋竖直栅极晶体管。

技术领域

实现方式和实施例涉及集成电路，并且具体涉及在半导体衬底中形成沟槽。

背景技术

由于多个原因而在集成电路的半导体衬底中形成沟槽。

例如，在浅沟槽隔离(STI)的制造中，通常采用沟槽形成阶段。例如，浅沟槽隔离使得能够使可以被并入逻辑部分内或者非易失性存储器区域内的晶体管电隔离。

针对节省制造成本的明显原因，被定位在逻辑部分和非易失性存储器部分中的浅沟槽隔离被同时产生，并且具有相同的结构。

然而，逻辑部分通常包括大量注入的掺杂剂，这导致晶体缺陷，如果机械应力较高，则这些晶体缺陷可以导致错位。在浅沟槽隔离中的介电质的体积可以导致这种应力，并且为此，将需要减小介电质的体积。

然而，在非易失性存储器部分中，存在高电压，并且高电压可以产生寄生效应，并且为此，将需要改善横向隔离。

换句话说，将需要在逻辑部分中制造更浅的(即，第一深度)浅沟槽隔离，并且需要在非易失性存储器部分中制造更深的(即，大于第一深度的第二深度)浅沟槽隔离。

当然，制造不同深度的浅沟槽隔离的需求不限于逻辑部分和非易失性存储器的上述示例，并且可以应用于其他部分和其他类型的集成电路设备。

具体地，根据另一示例(又给出、但不限于)，在衬底中的掩埋竖直栅极晶体管的竖直栅极的制造中、或者在衬底中的竖直电容元件的制造中，也可以采用在集成电路的半导体衬底中形成沟槽的阶段。

同样，旨在容纳竖直栅极或者电容元件的电极的沟槽同时形成，或者与浅沟槽隔离的形成同时形成。

此外，容纳竖直栅极的沟槽的深度对掩埋晶体管的性能和在掩埋晶体管的制造中的其他步骤有影响，并且因此，很难修改所建立的深度。然而，能够使用更深的沟槽针对竖直电容元件将是有利的，以便增加所述电容元件的每单位面积的电容值。

换句话说，还将需要为竖直电容元件的电极制造比用于掩埋晶体管的竖直栅极的沟槽或者浅沟槽隔离更深的浅沟槽隔离。

由于成本原因，在工业生产工艺中，没有采用根据沟槽的目的的在半导体衬底的各个部分中的衬底中制造沟槽分离(除了在针对非常特殊的要求的例外情况下可以采用之外)。

常规技术提出了去除填充浅沟槽隔离的介电质的一部分，以减小介电质的体积，并且因此，缓和由于介电质的体积而引起的应力。这些技术具有引入寄生效应(被称为“驼峰”效应(即，具体地，晶体管的特性中的变形))的缺点，这些寄生效应通常是由去除介电质的一部分引起的边缘效应而导致的。

将需要能够不那么昂贵地、并且在没有寄生效应的情况下在衬底中使用各种深度的沟槽。

实用新型内容

本公开的目的是提供一种集成电路，以至少部分地解决现有技术中存在的上述问题。