[实用新型]存储器和存储器测试系统

说明书

本实用新型实施例提供一种存储器和存储器测试系统，其中，存储器包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部，本实用新型实施例通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。

技术领域

本实用新型涉及半导体芯片测试领域，特别涉及一种存储器和存储器测试系统。

背景技术

半导体芯片测试，目的是为了把产品性能不符合预期性能的半导体芯片筛选出来。造成半导体芯片性能不合格的因素有很多，例如，半导体芯片在制程过程中会产生制程误差，导致形成的半导体芯片的输出延迟不符合预期性能。

半导体芯片测试一般是通过多芯片并行测试来进行，目的是为了节省测试时间，在多芯片并行测试中，芯片测试卡同时测试一片晶圆上成百上千个芯片。

为了节约测试资源，并行测试的芯片采用的是同一个时钟信号，时钟信号输入被测试的每一个芯片时存在不同的时间延迟，导致测试获取的芯片输出延迟并不能代表芯片的实际输出延迟，从而造成多芯片并行测试的结果不准确的问题。

实用新型内容

本实用新型实施例提供一种存储器和存储器测试系统，通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。

为解决上述技术问题，本实用新型的实施例提供了一种存储器，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。

通过输入电路、测试路径选择电路和输出电路构成直接输出电路，通过直接输出电路直接基于外部时钟信号，输出第三测试时钟信号，从而获取外部信号输入到存储器的时间延迟，避免时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高多芯片并行测试的准确性。

另外，输入电路还输出第一正常时钟信号，第一正常时钟信号与第一测试时钟信号的频率和相位相同。

另外，存储器还包括存储块，第一正常时钟信号适于对存储块进行读写操作的时钟源。

另外，第一测试时钟信号与外部时钟信号的频率相同。

另外，当读出时钟命令为低时，测试路径选择电路输出的第二测试时钟信号为低电平；当读出时钟命令为高时，测试路径选择电路输出的第二测试时钟信号与第一测试时钟信号的频率相同。

另外，存储器还包括测试模式模块，测试模式模块输出读出时钟命令。

本实用新型实施例还提供了一种存储器测试系统，包括：多个上述存储器，将存储器依次编号为1至N，N为大于等于2的整数；测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至编号为1至N的存储器，并接收编号为1至N的存储器的数据信息。

另外，测试卡具有N个片选输出端输出片选信息和N个数据接收端接收数据信息，与编号为1至N的存储器一一对应连接。

另外，编号为1至N的存储器共用测试卡输出的地址信息、命令信息和第零测试时钟信号。

另外，测试卡的第零测试时钟信号送至存储器的输入电路，存储器的第三测试时钟信号送至测试卡对应的数据接收端。