[实用新型]封装结构

说明书

本申请涉及一种封装结构，包括至少两个芯片基板、至少一个导电孔及封装层，至少两个芯片基板在厚度方向上依次堆叠形成堆叠结构，芯片基板设有芯片，导电孔从一芯片基板贯通至另一芯片基板，芯片基板上的芯片与导电孔连接，封装层覆盖至少两个芯片基板形成的堆叠结构。本申请将制作完成的芯片基板堆叠后打孔互连，可以减小封装体积，实现更高的集成度，且工艺难度低、良率高、易于量产化。

技术领域

本申请涉及封装技术领域，具体涉及一种封装结构。

背景技术

随着以电子计算机为核心、IC产业为基础的现代信息产业快速发展，其对更轻、更薄、更小、高可靠性、低功耗的不断追求，推动微电子封装朝着密度更高、尺寸更小的封装方式发展。根据摩尔定律，芯片的实际尺寸不断缩小，芯片的特征尺寸也要不断减小来提高集成度，而特征尺寸的减小可能带来负面效应。因此，想要通过改变芯片尺寸来达到减小封装体积的方式已变得不再实际，有必要提出一种新的封装方式来减小封装体积，实现更高的集成度。

实用新型内容

针对上述技术问题，本申请提供一种封装结构，可以减小封装体积，实现更高的集成度。

为解决上述技术问题，本申请提供一种封装结构，包括至少两个芯片基板、至少一个导电孔及封装层，至少两个所述芯片基板在厚度方向上依次堆叠形成堆叠结构，所述芯片基板设有芯片，所述导电孔从一所述芯片基板贯通至另一所述芯片基板，所述芯片基板上的所述芯片与所述导电孔连接，所述封装层覆盖至少两个所述芯片基板形成的所述堆叠结构。

可选的，所述芯片基板包括电路基板、图案化的感光显影膜与图案化的金属层，所述电路基板上设有所述芯片与第二焊盘，所述导电孔与所述第二焊盘连接，所述图案化的感光显影膜覆盖所述电路基板、所述芯片与所述第二焊盘，并暴露出所述第二焊盘以及位于所述芯片的第三焊盘，所述图案化的金属层形成在所述图案化的感光显影膜上，并连接所述第二焊盘与所述第三焊盘。

可选的，所述电路基板为柔性电路基板，所述芯片为柔性芯片，所述封装层为柔性封装层；所述芯片的厚度小于或等于50μm，所述感光显影膜的厚度为20～30μm，所述金属层的厚度为5～10μm。

可选的，所述电路基板在与所述芯片对应的位置处设有凹槽，所述芯片设置在所述凹槽中，所述凹槽的深度小于或等于所述芯片的厚度。

可选的，所述芯片基板的厚度小于或等于100μm。

可选的，所述导电孔为孔壁形成有导电层的通孔或盲孔。

可选的，所述导电孔的打孔直径为0.1～0.2mm，所述导电层的厚度为5～10μm。

可选的，堆叠后位于表层的芯片基板还设有无源器件，所述封装层覆盖所述无源器件；和/或，堆叠后位于表层的所述芯片基板设有引线键合结构，所述封装层覆盖所述引线键合结构。

可选的，相邻所述芯片基板之间通过胶层压合固定。

可选的，所述胶层的厚度为20～30μm。

本申请的封装结构，包括至少两个芯片基板、至少一个导电孔及封装层，至少两个芯片基板在厚度方向上依次堆叠形成堆叠结构，芯片基板设有芯片，导电孔从一芯片基板贯通至另一芯片基板，芯片基板上的芯片与导电孔连接，封装层覆盖至少两个芯片基板形成的堆叠结构。本申请将制作完成的芯片基板堆叠后打孔互连，可以减小封装体积，实现更高的集成度。

附图说明

图1是根据第一实施例示出的封装结构的结构示意图；

图2是根据第二实施例示出的封装结构的结构示意图；

图3是根据第三实施例示出的封装方法的流程示意图；

图4是根据第三实施例示出的封装方法的工艺示意图。

具体实施方式