[实用新型]一种GaN晶体管驱动电路

权利要求书

1.一种GaN晶体管驱动电路，用于驱动一被驱动GaN晶体管(Q1)，其特征在于，所述GaN晶体管驱动电路包括上下管电路和上下管控制电路，

所述上下管电路包括上管(Q5)和下管(Q6)，所述上管和所述下管均为GaN晶体管，

所述上管的漏极与电源电压(VCC)相连，所述上管的栅极与数字输入(VIN)相连，所述上管的源极与所述下管的漏极相连，并作为所述GaN晶体管驱动电路的输出与所述被驱动GaN晶体管的栅极相连；

所述下管的栅极与所述上下管控制电路相连接；

所述上下管控制电路利用电源电压(VCC)以及数字输入(VIN)，对所述下管进行控制，从而使所述GaN晶体管驱动电路的输出与数字输入(VIN)同相，所述上下管控制电路包括晶体管，并且所包括的晶体管均为GaN晶体管，在栅极被施加高于阈值电压的电压时导通。

2.根据权利要求1所述的GaN晶体管驱动电路，其特征在于，所述上下管电路还包括一GaN二极管，所述GaN二极管的正极与所述下管的栅极相连，负极与地相连。

3.根据权利要求1所述的GaN晶体管驱动电路，其特征在于，所述上下管控制电路包括第一晶体管(Q3)、第二晶体管(Q4)和第三晶体管(Q2)，

所述第一晶体管(Q3)的漏极与所述第三晶体管(Q2)的源极以及所述下管(Q6)的栅极相连，所述第一晶体管(Q3)的栅极与所述第二晶体管(Q4)的源极相连，所述第一晶体管(Q3)的源极接地；

所述第二晶体管(Q4)的漏极与所述数字输入(VIN)相连，所述第二晶体管(Q4)的栅极与所述电源电压(VCC)相连，所述第二晶体管(Q4)的源极与所述第一晶体管(Q3)的栅极相连；

所述第三晶体管(Q2)的漏极与母线电压(VD)相连，所述第三晶体管(Q2)的栅极与所述下管(Q6)的漏极相连，所述第三晶体管(Q2)的源极与所述第一晶体管(Q3)的漏极相连。

4.根据权利要求1所述的GaN晶体管驱动电路，其特征在于，在所述电源电压(VCC)和上下管电路(10)之间设有稳压电路。

5.根据权利要求4所述的GaN晶体管驱动电路，其特征在于，所述稳压电路包括GaN晶体管(Q7)、第一电阻(R1)、第二电阻(R2)、电容(C1)和二极管(D2)，

所述GaN晶体管(Q7)的漏极与所述电源电压(VCC)相连，源极与电容(C1)的一端相连，电容(C1)的另一端与所述第二电阻(R2)的一端相连，所述第二电阻(R2)的另一端接地，所述电源电压(VCC)还与所述第一电阻(R1)的一端相连，所述第一电阻(R1)的另一端与所述GaN晶体管(Q7)的栅极以及二极管(D2)的正极相连，所述二极管(D2)的负极接地。

6.根据权利要求1所述的GaN晶体管驱动电路，其特征在于，所述GaN晶体管驱动电路与所述被驱动GaN晶体管集成在单个芯片上。

7.根据权利要求3所述的GaN晶体管驱动电路，其特征在于，所述第三晶体管(Q2)为高压晶体管，第一晶体管(Q3)、第二晶体管(Q4)、上管(Q5)和下管(Q6)均为低压晶体管。

8.根据权利要求7所述的GaN晶体管驱动电路，其特征在于，所述第三晶体管(Q2)、第一晶体管(Q3)、上管(Q5)和下管(Q6)的栅宽相同，所述第二晶体管(Q4)的栅宽为所述第三晶体管(Q2)的栅宽的5-30％。