[实用新型]一种时钟信号控制系统有效
| 申请号： | 202022829107.0 | 申请日： | 2020-11-27 |
| 公开（公告）号： | CN213690370U | 公开（公告）日： | 2021-07-13 |
| 发明（设计）人： | 周锦志 | 申请（专利权）人： | 卡莱特云科技股份有限公司 |
| 主分类号： | G06F1/04 | 分类号： | G06F1/04 |
| 代理公司： | 深圳国海智峰知识产权代理事务所(普通合伙) 44489 | 代理人： | 刘军锋 |
| 地址： | 518000 广东省深圳市南山区西丽街道西丽社*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 时钟 信号 控制系统 | ||
1.一种时钟信号控制系统，其特征在于，包括：FPGA芯片、无源信号产生模块、上拉电阻、产生有源时钟信号的有源信号产生模块和驱动所述无源信号产生模块产生无源时钟信号的PHY芯片；
所述FPGA芯片通过PHY信号管脚与PHY芯片连接，通过第一参考时钟信号输入管脚分别并联所述上拉电阻、无源信号产生模块和有源信号产生模块；
所述上拉电阻的一端与所述第一参考时钟信号输入管脚连接，另一端与电压输出端连接，以上拉所述无源时钟信号的电平。
2.根据权利要求1所述的时钟信号控制系统，其特征在于，所述无源信号产生模块包括：第一电阻和在所述PHY芯片的驱动下产生无源时钟信号的无源晶振，所述有源信号产生模块包括：第二电阻和产生有源时钟信号的有源晶振；
所述第一电阻的一端与所述第一参考时钟信号输入管脚连接，另一端通过所述FPGA芯片的第二时钟参考管脚与所述无源晶振串联；
所述第二电阻的一端与所述第一参考时钟信号输入管脚连接，另一端与所述有源晶振的有源时钟信号输出管脚串联。
3.根据权利要求2所述的时钟信号控制系统，其特征在于，所述第一电阻的大小为22Ω，选择所述无源晶振产生的无源时钟信号是否接入所述FPGA芯片中；
所述第二电阻的大小为0Ω，选择所述有源晶振产生的有源时钟信号是否接入所述PFGA芯片中。
4.根据权利要求2所述的时钟信号控制系统，其特征在于，所述有源晶振的频率大小为25MHZ。
5.根据权利要求1所述的时钟信号控制系统，其特征在于，所述FPGA芯片中包括：对所述有源时钟信号或无源时钟信号进行倍频的锁相环电路和对所述有源时钟信号或无源时钟信号进行对齐的时钟树单元；
所述锁相环电路的输入端与所述第一参考时钟输入管脚连接，输出端与所述时钟树单元的输入端连接。
6.根据权利要求1所述的时钟信号控制系统，其特征在于，所述电压输出端为3.3V的电源电压。
7.根据权利要求1所述的时钟信号控制系统，其特征在于，所述FPGA芯片中还包括：接收所述有源时钟信号或无源时钟信号的时钟信号处理模块，所述时钟信号处理模块的输入端与所述第一参考时钟输入管脚连接。
8.根据权利要求7所述的时钟信号控制系统，其特征在于，所述FPGA芯片中还包括：接收并存储所述PHY芯片传输至FPGA芯片的视频数据处理参数的flash存储模块。
9.根据权利要求8所述的时钟信号控制系统，其特征在于，所述flash存储模块的存储大小为32M。
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